【白皮書】百萬針腳、30 秒建構完成：Xpedition IC Packaging VX.2.10 Update #1 為次世代 2.5D／3D 異質封裝設計帶來哪些突破？

面對 2.5D／3D 異質封裝的高度複雜性，IC 封裝設計工程師每天都在和針腳數爆炸、平面規劃耗時、SI/PI 問題難以在早期驗證等挑戰纏鬥。針腳數動輒百萬起跳的小晶片設計，光是元件建構就要消耗大量時間；而跨基板的訊號完整性問題，往往到流程後段才被發現，代價高昂。

Siemens EDA 針對次世代先進封裝設計發布 Xpedition IC Packaging VX.2.10 Update #1，本文整理此技術文件的三大功能群組，說明這次更新如何協助封裝設計工程師在原型製作、系統級 SI/PI 預測分析，以及平面規劃最佳化三個核心環節大幅提升效率。

1. 超高針腳數元件建構：百萬針腳、30 秒完成

現代先進封裝動輒面對百萬針腳規模，傳統手動分區與標記流程已成為啟動佈線前最大的時間殺手。

• xSI 自動針腳區域上色：在元件建立過程中自動為針腳區域上色，並套用使用者自訂的區域用途識別標記，含 4,000 個已上色且標記區域的百萬針腳晶片，建構時間不超過 30 秒

• 快速原型製作與規劃：近乎即時完成元件初始配置，工程師可大幅縮短從元件建構到啟動佈線所需的準備時間

2. 跨基板系統級預測性 SI/PI：從小晶片 IO 到系統 PCB 一次掌握

異質封裝的 SI/PI 問題最棘手之處，在於問題橫跨多個基板層次，傳統工具難以在封裝規劃階段進行完整的系統級驗證，問題往往到後段才浮現。

• xSI 系統級路徑匯出：可選取跨元件與基板層的網路，匯出完整系統級路徑以供 SI/PI 分析，從小晶片 IO 直至系統 PCB 的完整資料匯流排均可納入

• 早期預測性模擬：在封裝規劃情境驗證階段即可提前排除 SI/PI 問題，減少流程後段才發現的設計缺失，降低重工風險

3. 平面規劃面積最佳化：多軸量測精準對齊，縮短迭代時間

封裝面積直接影響成本，平面規劃中小晶片與凸塊之間的對齊與量測，往往需要工程師反覆手動確認，拖延整體規劃進度。

• xSI 多軸量測功能：支援針腳區域與元件凸塊之間的水平、垂直與斜向量測同步對齊，可選擇物件中心點或邊緣進行捕捉，快速確認間距是否符合規範

• 最小基板面積規劃：工程師可快速放置小晶片與 ASIC 並完成平面規劃，達到最小基板面積使用量，有效控制封裝成本

Xpedition IC Packaging VX.2.10 Update #1 將超高針腳數元件的快速建構、跨基板 SI/PI 早期驗證，以及精準平面規劃整合於單一工具，讓次世代 2.5D／3D 異質封裝設計的前期準備工作不再是瓶頸。

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