[免費報名]Tanner IC Design 系列講座

IC設計製造及封裝技術與複雜度不斷推進，傳統PCB/Packaging的CAD的檔案轉換不再滿足使用，甚至常見不同Layout編輯設計軟體轉換銜接Pattern遺落問題，如何透過可靠的工具平台，快速實現設計，並且確保Mask的   GDS檔案產出的質量與正確性，是 Packaging   GDS Layout重要且關鍵的環節。

在電子元件功能要求不斷提升的同時，晶圓廠與封測廠(OSAT)也將研發關注漸漸移轉到封裝設計的創新。透過在封裝去整合同質或是異質的高良率晶片的實現單一SoC的效能。

常見的先進封裝包括：

• Interpose-based 2.5D-IC

• Single or multi   die fan-out wafer level packaging (FO-WLP)

然而當採用這些先進的IC封裝技術的時候，往往被忽略的是單一元件本身的驗證方法無法適用於multi-die, multi-substrate 的同/異質封裝而導致量產的問題。過去因為需要檢驗的I/O數目不多，透過自動化的Layout   versus Schematic (LVS)在封裝應用領域裡面並不常見，然而在HDAP的延伸應用中，透過自動化的LVS來檢查與標示封裝設計中的連結錯誤(connectivity   errors)變得非常重要。