你是否也曾在先進製程節點的設計中，為了滿足複雜的填充密度規則而焦頭爛額？隨著 IC 設計進入 FinFET 時代，填充不再只是在空白區域塞入虛擬多邊形那麼簡單。層平坦度、製造應力、蝕刻與微影變異性、多重圖案合規性，每一項都對填充提出了前所未有的嚴格要求。設計中動輒需要數十億個填充形狀，傳統的填充方法不僅產生龐大的資料庫，更拖慢了整個設計流程。 Calibre YieldEnhancer 佈局修改平台正是為了解決這些挑戰而生。作為 Calibre 平台的一部分，它提供多種自動化解決方案，讓設計師能夠在確保 DRC 合規的前提下，最大化利用設計空間、提升良率與設計穩健性。其中，SmartFill 是整個平台的核心亮點，以下是它帶來的關鍵優勢： 分析驅動的智慧填充：SmartFill 結合進階密度分析與多種填充方案，自動評估填充約束並確定最佳填充圖案和形狀，單次執行即可產生簽核級別的結果，無需反覆迭代。 FinFET 與多重圖案感知：自動維持 FinFET 電晶體所需的間距和均勻性，並啟用色彩感知填充，確保多重圖案佈局在填充後仍然符合規則。...

你是否也曾遇過這樣的情況？ 電路設計完成後進入佈局甚至製造階段，才發現功能不如預期。一個電阻值選錯，就可能導致整塊板子報廢，不僅浪費時間，更帶來昂貴的重新投板成本。對於處理類比混合訊號電路的工程師來說，能在設計前期就驗證電路行為，是避免後期「驚喜」的關鍵。 PADS Professional 內建的類比混合訊號（AMS）模擬工具，正是為了解決這個痛點而生。它允許你直接在電路圖設計環境中，同時使用 SPICE 和 VHDL-AMS 模型進行模擬，無需切換到獨立的模擬軟體，大幅簡化驗證流程。無論是從零開始建立新電路，還是針對現有的電路圖設計進行模擬驗證，AMS 都能靈活應對。 以下是 PADS Professional AMS 模擬工具的核心優勢： 整合式模擬環境：直接在 PADS Designer 中啟動模擬，內建豐富的 SPICE 和 VHDL-AMS 元件庫，從運算放大器到電阻、二極體皆可一鍵搜尋並放置，模型與符號引腳自動對應。 靈活的訊號源設定：電壓源與接地模型可直接加入網路，無需額外放置電路圖符號，保持原始設計的完整性。支援分段線性電流源等

做 3D IC 或 Chiplet 設計的工程師，是否曾在封裝翹曲問題上吃過虧——直到試製後才發現金屬密度分布不均，回頭修改代價高昂？矽中介層要接 P&R 工具，LEF／DEF 匯出卻因接腳原點偏移而讓佈線工具跑出錯誤，一來一往耗掉大半天？ 這類設計流程中的「隱性成本」，往往不是單一工具的問題，而是工具之間介面沒對齊、設計資訊沒流通。Siemens EDA 發布的《Innovator 3D IC 2504 Update 1》技術規格文件，介紹此版本新增與強化的功能，涵蓋金屬密度分析、虛擬晶粒平面規劃、P&R 流程整合，以及資料格式互通性的多項改善。 1. 金屬密度分析增強：滑動視窗平均計算，提前預測封裝翹曲風險 封裝翹曲的根源常常埋在設計階段，但傳統金屬密度檢視難以看出全域分布趨勢。此版本透過滑動視窗演算法，讓工程師在設計期間就能量化翹曲風險。 滑動視窗平均計算（-window 參數）：以可設定的格網步數對整個設計區域進行移動式平均，直觀呈現哪些區域金屬過多或過少，協助工程師決定補金屬或減金屬的位置，降低基板翹曲機率 邊界補償機制：當滑動視窗超出

本文根據 V. Sekar 於 2026 年 2 月在 Vik's Newsletter 發表的產業分析，整理 GlobalFoundries 與 Tower Semiconductor 矽光子產能擴建規模、共封裝光學（CPO）商業化進程，以及矽光子技術取代銅電氣互連的工程依據。 AI 訓練叢集的互連頻寬需求已突破銅電氣互連的物理極限——在單通道速率超過 100 Gbps 後，銅線訊號完整性劣化且功耗不可承受。兩大矽光子晶圓代工廠於 2025 年財報同步公布三位數成長率與 2028 年前的產能預訂情況，顯示業界正以具體資本支出押注這項技術切換。 為何選擇矽光子而非延伸銅電氣互連 光訊號在矽波導中不像電訊號般產生電阻性損耗，使矽光子在更長距離上維持更低功耗。更關鍵的是，矽光子波導、調變器與光偵測器可直接使用現有半導體微影、沉積與蝕刻設備製造，無需全新製造設施，讓晶圓代工廠得以快速擴充產能。相比之下，銅電氣互連在突破 100 Gbps 後需加入複雜的等化電路，每增加一級等化即帶來額外功耗與訊號延遲，在資料中心機架層級累積的功耗差距已達無法接受的程度。

面對 2.5D／3D 異質封裝的高度複雜性，IC 封裝設計工程師每天都在和針腳數爆炸、平面規劃耗時、SI/PI 問題難以在早期驗證等挑戰纏鬥。針腳數動輒百萬起跳的小晶片設計，光是元件建構就要消耗大量時間；而跨基板的訊號完整性問題，往往到流程後段才被發現，代價高昂。 Siemens EDA 針對次世代先進封裝設計發布 Xpedition IC Packaging VX.2.10 Update #1，本文整理此技術文件的三大功能群組，說明這次更新如何協助封裝設計工程師在原型製作、系統級 SI/PI 預測分析，以及平面規劃最佳化三個核心環節大幅提升效率。 1. 超高針腳數元件建構：百萬針腳、30 秒完成 現代先進封裝動輒面對百萬針腳規模，傳統手動分區與標記流程已成為啟動佈線前最大的時間殺手。 xSI 自動針腳區域上色：在元件建立過程中自動為針腳區域上色，並套用使用者自訂的區域用途識別標記，含 4,000 個已上色且標記區域的百萬針腳晶片，建構時間不超過 30 秒 快速原型製作與規劃：近乎即時完成元件初始配置，工程師可大幅縮短從元件建構到啟動佈線所需的準

在汽車電子設計領域，你是否也曾面對這樣的困境：ISO 26262 合規性要求龐大的工程資源投入，功能安全活動吃掉了將近一半的專案開發週期，卻仍難以保證首次流片成功？根據 2024 年 Siemens Wilson 研究調查，功能安全活動平均佔整體開發週期的 42%，而首次流片成功率更從 2022 年到 2024 年下滑了近十個百分點。 傳統的驗證方式在面對日益複雜的汽車半導體設計時已力不從心——系統性故障與隨機故障並存、跨時脈域問題頻發、故障活動執行耗時，加上 ISO 26262 對可追溯性與 sign -off 的嚴格要求，讓工程團隊承受巨大壓力。 Siemens Questa One 功能安全（FuSa）解決方案正是為解決這些挑戰而生。透過 AI 驅動的整合平台，將系統性故障消除、隨機故障降低與工具資格認定一次整合，提供更精簡、高效的 ISO 26262 合規路徑。 為什麼選擇 Questa One 功能安全解決方案？ AI 驅動的全整合端對端平台： Questa One FuSa 統一整個 IC 開發生命週期的安全工作流程，與 Polari

恩萊特科技宣布與美國專業佈局資料處理軟體廠商 Artwork 合作，將跨格式資料處理工具引進台灣，協助半導體與 PCB 業者解決異質整合時代面臨的巨量資料交接痛點，大幅縮短從設計到量產的時程。

本文根據 B. Welch 向 IEEE P802.3df 200G/400G/800G/1.6Tb/s 乙太網路工作小組提交的調變方案提案，整理四階脈衝振幅調變（PAM4）應用於 200G 單通道光學鏈路的元件效能、等化策略與製程微縮三項面向。 IEEE 802.3df 工作小組正評估支援 500 公尺與 2 公里光學鏈路的調變格式，技術選型將直接影響下一代 800GbE 光模組設計。每通道 200G 目標使調變方案的頻寬效率與向下相容性成為關鍵決策點，2025 年的標準定案期限令工程選型更加迫切。 為何選擇 PAM4 而非更高階調變 PAM4 透過四個振幅階層在每個符號中編碼 2 bit，相較於非歸零（NRZ）訊號可在相同頻寬下倍增資料速率，且已在 100G 單通道系統中累積大量產業部署經驗，設計方法論與測試程序框架完整，可直接降低 200G 開發風險。 PAM6 或 PAM8 等更高階調變格式雖理論上可在更窄頻寬內達到更高速率，但因相鄰階層間距縮小，雜訊餘裕大幅降低，需要解析度高達 15 bit 的數位類比轉換器（DAC），且造成超過 2

恩萊特科技副總蘇瑞怡（左起）、龍華科大學術副校長陳逸謙、西門子EDA協理鍾順桐、西門子EDA通路經理莊明峰。圖/恩萊特科技提供。 【台灣新竹訊，2026年5月18日】 隨著 AI 伺服器、高速運算與半導體產業快速發展，高階電子系統與印刷電路板（PCB）設計人才需求持續攀升。為強化學生實務能力並接軌產業趨勢，龍華科技大學日前宣布，攜手西門子EDA（Siemens EDA）及恩萊特科技合作，正式導入上百套全球產業主流的工業級「電子系統設計EDA軟體平台」，建構完整且專業的高速電路板教學與研究環境，進一步深化產學合作能量。 此次導入之軟體平台，除具備元件庫設計、電路圖設計與PCB佈局等核心功能外，更涵蓋高速PCB設計中極為關鍵的訊號完整性（SI/PI）與電磁干擾（EMI/EMC）分析技術，能進行佈線前後之模擬驗證，大幅提升設計精準度與開發效率。值得一提的是，多項工具已整合AI輔助功能，讓學生在校期間即可熟悉業界最新設計流程與智慧化開發趨勢，提升未來職場競爭力。配合龍華科大近年獲教育部補助建置之「3D數位電路板設計暨智慧製造類產線工廠」及「高速傳輸介面電