By Sajeda Tamimi HyperLynx 2604 版本帶來一系列全面提升，讓 PCB 設計驗證更快速、更智慧，也更容易上手。我們很興奮宣布全新的 AI 驅動功能，由 Product Support Copilot 提供支援，並整合 Siemens Fuse EDA AI System，直接在 HyperLynx SI/PI、Schematic Analysis、Advanced Solvers、DRC 與 AMS 中提供文件支援。這項情境式輔助功能減少了搜尋文件所需的時間，並加速新使用者的學習曲線。本次版本針對所有產品線，Schematic Analysis、AMS、DRC、SI/PI、Advanced Solvers 與 Design Space Exploration，帶來實質改善，明確聚焦於消除繁瑣的手動作業並加速設計週期。 以下是各領域的重點更新： 電路圖分析： 模型建立向來是訊號完整性分析中最耗時的環節之一。HyperLynx 2604 以突破性的自動化功能徹底改變這項工作流程： ● 從 Xpedition De

AI 運算叢集對晶片間頻寬的需求持續攀升，傳統插拔式光模組在功耗與密度上已逼近瓶頸，光電共封裝（CPO）成為下一步的整合方向。這篇研究展示 Broadcom 以 7nm FinFET 製程打造的 6.4 Tb/s 重定時 ASIC， 組成 51.2 Tb/s 的 CPO 系統，是目前文獻中整合度最高的設計。 CPO 架構與晶片定位 光電共封裝透過將光電子晶片（PIC）與網路 ASIC 緊密共置，大幅縮短晶片間電氣互連長度，藉此降低訊號完整性問題與功耗。本文介紹的晶片單片整合 64 條 Egress（TX）通道與 64 條 Ingress（RX）通道，每條通道資料速率均為 106.25 Gb/s PAM-4，並整合 320 路監控光二極體讀出線路、320 路加熱器 DAC，以及完整時脈產生與數位訊號處理架構。8 顆這樣的光電引擎共封裝後，即可組成 51.2 Tb/s 的 CPO 系統。 圖 1：6.4 Tb/s CPO ASIC 的頂層方塊圖，顯示 Egress 路徑（TX）與 Ingress 路徑（RX）分別透過有機基板連接至主機網路 ASIC，

薄氮化矽晶片級調變是量子光學與慣性感測系統整合的關鍵環節，既有 AOM 方案依賴光學共振腔增強，光學頻寬受限於腔體線寬，通常不足 1 奈米。這篇研究提出的螺旋相位匹配架構，讓工作頻率提升 35 倍，光學頻寬改善逾兩個數量級。 為何薄氮化矽調變困難 薄氮化矽的超低損耗來自刻意降低光學約束，典型截面為寬 2.4 微米、厚 96.5 奈米的氮化矽核，深埋二氧化矽包層，光學模態大幅延伸至包層，使移動邊界效應幾乎失效。替代方案如嵌入氮化鋁與空氣間隙，需引入蝕刻表面，增加散射損耗並破壞平台超低損耗前提。 圖 1：調變器實作與設計概述。圖中顯示層堆疊結構、橫截面掃描電子顯微鏡影像、光學模態輪廓、應變張量模擬、螺旋設計策略、場振幅演化以及相位匹配驗證。 螺旋相位匹配設計策略 論文以極長交互作用長度補償單位長度的弱耦合。行進波交叉指狀換能器（IDT）驅動聲波，螺旋波導每次穿越聲束時遇到精心選定的聲場相位，各段調變建設性疊加。光學相位失配定義了約 13 公分相干長度；螺旋幾何連續調整聲學相位，使有效交互長度超越相干長度兩倍。 量測結果 38 段螺旋 AOM 的調變效

整合式 AI 加速模擬器套件，實現智慧化 IC 設計與驗證 隨著晶片設計持續朝向更小製程、更高整合度邁進，類比、混合訊號與客製化數位電路的驗證需求也隨之提升。Siemens 推出的 Solido™ Simulation Suite（Solido Sim），提供統一平台因應類比、混合訊號、客製化數位、記憶體與 SoC 驗證的各種需求。 Solido Sim 建構於 Siemens 業界驗證、晶圓廠認證的 Analog FastSPICE（AFS）平台之上，並整合三款全新模擬引擎：Solido SPICE、Solido FastSPICE 與 Solido LibSPICE，同時涵蓋 Siemens 市場驗證多年的 AFS、Eldo 與 Symphony 解決方案。 次世代 SPICE 模擬：AFS 長年是奈米級 AMS、RF 與客製化數位設計的業界標準；Eldo 則專注於高電壓、RF 與安全關鍵設計。新一代的 Solido SPICE 透過更新的收斂演算法、高效率快取機制與高度多核心可擴充性，為類比、混合訊號、RF、記憶體、客製化數位與 Libra

SoC 開發的老問題從來不只是硬體能不能過——而是軟體團隊永遠在等。等硬體設計穩定、等雛型驗證板建好、等 FPGA 編譯完成，才能開始跑應用程式碼。這段空窗期，直接壓縮了上市時間。 傳統 FPGA 雛型驗證方案讓問題更難解：現成系統需要一套獨立的移植工作流程，自建平台又要從 I/O 介面到 FPGA 全部重新設計，每次硬體變更都得重新編譯、重新配置，軟體開發永遠跟不上硬體節奏。 Siemens EDA 發布的這份白皮書介紹 Veloce proFPGA 桌上型雛型驗證平台，說明它如何以模組化、可擴展的架構，讓應用軟體開發人員在晶片問世之前就能提早啟動驗證，與硬體團隊同步推進。 1. 統一編譯流程：硬體變更不再造成軟體驗證斷鏈 硬體設計在開發過程中持續修改是常態，但每次變更都要重新移植至 FPGA，會讓軟體驗證時程一延再延。Veloce proFPGA 的編譯方式與 Veloce Strato 及 Veloce Primo 企業驗證平台保持一致，讓同一套硬體設計能夠以最少的心力在三個平台之間流轉。 跨平台編譯一致性：硬體設計可直接編譯至 Veloc

隨著 AI 運算叢集不斷推高資料中心的頻寬與能效需求，光互連持續擴大商用部署，光電共封裝（CPO）也加速由技術驗證邁向量產導入。由之光半導體主辦、荷蘭在台辦事處與恩萊特科技協辦的「2026 矽光子產業論壇」，於 9 月 1 日在台北南港的台北生技園區登場，集結從材料到系統的國際專業團隊，吸引超過 300 位來自半導體、光通訊與研究機構的產業人士與會。 矽光子是突破頻寬瓶頸的主要途徑，但要進入量產，需要材料平台、元件庫、光源與增益、封裝散熱到系統整合每一環節的專精能力彼此銜接。此次論壇以「從既有強項邁向量產」為主軸，由之光半導體從設計端串聯台灣與國際夥伴，勾勒台灣產業鏈的務實前進路徑。 之光半導體總經理蘇正宇表示，矽光子已經走到從研發轉入量產的階段，這不是任何一家公司能單獨完成的。我們主辦這場論壇，是希望把材料、元件、光源、封裝到系統各個環節的專精夥伴聚在一起，讓台灣產業鏈看見完整的生態系，也讓國際夥伴看見台灣的機會。 8場演講橫跨多個關鍵環節，國際與台灣陣容並列 此次議程依「材料平台、元件庫、光源與增益、封裝散熱、系統整合」的主要技術層級安排，講

電子系統設計的世界正以驚人的速度演進。面對日益提升的複雜度、分秒必爭的上市壓力，以及始終如一的嚴格驗證需求，設計人員需要的不只是能跟上腳步的工具，更需要能主動突破極限的工具。Xpedition 2604 版本帶來一系列增強功能，旨在簡化工作流程、改善協作效率，並確保設計從概念發想到製造生產的整體完整性。 以下深入介紹本次設計流程各階段的重要更新： 整體改善：導入 AI，優化使用者體驗 開始一項新產品的工作往往費時費力。Xpedition 2604 在使用者介面中新增了 AI 輔助支援功能。使用者可直接在產品介面中以自然語言提問，並獲得專屬於當前使用版本的精確回應。AI 模型以產品文件及知識庫文章為訓練基礎，能針對各類查詢提供詳盡解答。我們預期這項功能將大幅加速資訊查詢的效率，一如 AI 已改變我們日常網路搜尋的方式。 影片: https://youtu.be/0RTLn3Rrg98?si=RM9xkMY8EhD4DmT1 系統設計：優化定義與驗證流程 Xpedition 2604 大幅強化了需求分解流程，使其更加直覺、高效。我們優化了使用者體驗（

PCB 設計圖交出去了，卻在製板廠的前置處理階段才被告知有錯誤，改版、重工、延誤交期，這個場景對 PCB 設計工程師來說並不陌生。更棘手的是，製板廠為了趕上時程而自行修改設計資料，原始設計意圖是否被完整保留，往往難以追蹤與確認。 本篇文章介紹 CAM350 製造資料準備解決方案如何在正式移交製造前，讓設計工程師完整掌控 PCB 製造資料的檢查、修改、驗證與輸出全流程。 1. DFM 分析與交叉探測：在設計端抓出製板殺手 製板問題要等到送廠才被發現，代價最高。CAM350 讓工程師在移交前就能主動出擊，找到設計中潛在的製板風險。 DFM 分析：涵蓋酸液陷阱、銅箔細條、防銲層細條、錫橋、天線效應、散熱墊錯誤等基本缺陷檢查，以及盲孔、埋孔、背鑽、撓性板的進階分析。 軟硬複合板 DFM 分析：針對彎折區域的走線斷裂潛力、覆蓋膜異常、層間相依性等軟硬複合板特有風險進行專項分析，保護結構完整性。 PCB CAD 交叉探測：DFM 分析完成後，可直接在 Xpedition、Cadence Allegro 或 OrCAD PCB Designer...

3D IC 與異質整合設計的複雜度持續攀升: 多晶片堆疊、中介層互連、凸塊電源分配、跨工具 LVS 驗證，每一關都是讓設計週期延長的隱形地雷。當你在路徑探索階段才發現網表有誤，或在接近 tapeout 時才透過 Calibre 回饋找到違規，代價往往是數週的重工時間。 Siemens EDA 發布的 Innovator3D IC 產品系列版本 2604，正是針對上述痛點提出的系統性強化。本文整理此版本在 AI 賦能設計、早期分析、網表驗證與工具整合四大面向的核心新功能，協助工程師快速評估升級效益。 1. AI 賦能設計：從規劃到電源，讓機器先跑一遍 3D IC 的早期規劃階段充滿人工反覆試錯，訊號路徑怎麼排、電源凸塊怎麼分配，往往憑經驗猜測。2604 版本引入 3 項 AI 功能，直接切入這些高耗時環節： AI Sketchplan 訊號路徑自動生成：利用 AI/ML 演算法，依均衡接腳叢集（balanced pin clustering）原則自動產生整潔規劃方案，取代手動拉線試誤，大幅壓縮早期規劃時間 AI 電源與接地連線最佳化：指派連線時自