使用 Calibre 顛覆 IC 設計流程
Tanner IC 設計套件可在一個完整的高整合性端至端流程中同時支援類比、混合訊號及 MEMS 設計。在此流程中整合 Calibre® 後，您便能滿懷信心地利用選定之晶圓代工廠中的最新技術，讓您的設計成功進行晶片製造。在此白皮書中，您將學習如何與 Tanner IC...
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- Mar 21
- 1 min
開始前須知：將以 GDS 為基礎的流程轉換為 OASIS
隨著晶片設計益發複雜，GDSII 檔案大小及佈局載入時間也變得日漸重要。儘管儲存空間相對而言並不昂貴，但若超出特定臨界點，仍可能帶來不必要的可避免成本。在整個設計流程中，佈局需要長時間才能載入更是不利，這會直接影響緊迫的晶片製造時程。好消息是，有解決方案可加以處理。透過轉換...
- Mar 14
- 2 min
使用系統技術協同最佳化 (STCO) 方法，進行 2.5/3D 異質半導體整合
摩爾定律越來越難維持下去。由於電晶體微縮的經濟效益已不再普遍適用，業界正轉向創新的封裝技術，以支援系統擴充需求及降低系統成本。於是衍生了系統技術協同最佳化 (STCO) 概念，即將 SoC 型系統分拆或分割成較小的模組，也稱為小晶片，分散型團隊能在不同的時間設計這些模組，然...
- Mar 7
- 2 min
3D IC 異質組裝的系統層級連線關係之管理與驗證
將多顆晶粒和基板整合到單一封裝中，仍然是半導體產業的主要重點。相較於傳統的電晶體微縮方法，先進封裝有望實現更小的晶片尺寸，節省成本，同時改善效能和功能。圖 1 顯示了兩種最常見的先進封裝法範例。 2.5D-IC 技術可使用矽基或有機的中介層以並排方式連接多顆晶粒。另一方面，...
- Feb 28
- 2 min
進行正確連接：在 3D-IC 中管理系統層級 netlist 及其例外狀況
半導體產品挑戰著單晶粒設計的極限（例如外形、尺寸和技術節點），這些產品越來越常使用 3D IC 技術。 將大晶粒分割成多個小晶粒（又稱為同質整合），不僅證明能提供合格的良率，也使世界進入小晶片時代，進而將 IP 的重複使用率提升至新的境界。以並排 2.5D-IC...
- Feb 21
- 2 min
成功完成 3D IC 封裝的五個關鍵工作流程
半導體產業正面臨一個轉折點：由於成本上漲、良率下降，以及光罩尺寸受到限制，傳統單體解決方案已達到或逐漸逼近製造和物理極限，導致業界正在尋求可行的替代方案。這一現狀促成了一種新興趨勢，即將通常的 SoC 實作分拆為製造完成的固體 IP 區塊（也稱為小晶片）。...
- Feb 14
- 1 min
以自動靜態檢查驗證提高電路效能和可靠性
積體電路 (IC) 在技術微縮、新的製程技術和材料，以及晶片上被動元件整合等技術上的進步，都帶來了 IC 設計複雜度的快速增加。不斷縮小的特徵尺寸實現了更密集的 device 整合，有助於以更低的成本在晶片上添加更多功能。這種技術微縮的不良副作用包括電氣效應，例如寄生電阻和...
- Feb 7
- 1 min
自動對齊多重曝光軌道分解技術
前面幾篇白皮書提過，目前已有多種自動對齊多重曝光 (SAMP) 技術（例如自動對齊雙重曝光 (SADP)、自動對齊四重曝光 (SAQP) 和自動對齊 Litho-Etch-Litho-Etch (SALE)），可用於 5 nm...
- Jan 31
- 1 min
以 Calibre sign-off 信賴度修正 P&R 中的 DFM 熱點
在 P&R 程序之外手動修正 DFM 熱點，是一項耗時的疊代工作。將 Calibre RealTime Digital 介面加入 GLOBALFOUNDRIES DFM-POP 設計中熱點偵測及校正流程，可讓設計師利用 Calibre sign-off 信賴度，在 P&R...
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