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設計規則檢查工具

pVerify

光電晶片的設計人員一般多在 Windows 作業系統上設計和畫佈局,但是以往的設計規則檢查工具卻是在 Linux 作業系統上,設計人員畫完佈局後還必須移轉佈局檔,這樣不僅費時也費力,因此在 Windows 作業系統上也能做設計規則檢查便變得十分重要。

設計規則檢查工具

一鍵規則檢查


軟體提供直覺的圖形使用者介面(GUI),完美整合 PhotoCAD 程式碼,實現雙向轉換:使用者不僅能透過圖形介面建立元件連接並自動產生 Python 佈局程式碼,更可將 PhotoCAD 輸出的佈局設計轉換為可視化線路圖進行版圖驗證(LVS)。 

產品優勢

作業系統友善

可在 Windows 作業系統上運行,不需要將佈局移轉到Linux 作業系統上



一鍵檢查

一鍵完成設計規則的檢查。

參數靈活配置

使用者可以透過表格檔來修改製程參數,自由地在不同製程的檢查規則中切換,若檢查規則有更改,也可以透過表格檔來修改檢查規則。


技術規格

支援的設計規則檢查功能


  • 基本 DRC 檢查:包括最小寬度和間距檢查。

  • 層產生方法:如布林運算和尺寸變化。

  • 延伸幾何檢查:如重疊及是否在內外的檢查。

  • 分割大型佈局:可分割大型佈局,並配置利用多個 CPU  內核。

  • 階層式(Hierarchical)。

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