隨著半導體先進製程的技術不斷向前推移，晶片設計的挑戰性不斷提高，貿易戰對全球產業供應鏈等衝擊，電子設計自動化(EDA)工具領導供應商西門子EDA，為協助使用者獲得最即時、最專業資訊，於11月底在新竹國賓大飯店舉辦睽違近2年的「Siemens EDA Calibre Day 2022」用戶研討會，當天現場超過200位嘉賓蒞臨，線上更是超過400位業界人士與會，一起聆聽西門子EDA帶來的精彩演講，助使用者取得競爭優勢。

Calibre為業界具指標性重要晶片設計工具 向市場介紹最新功能

Calibre Application Engineer經理Brad Pu表示，Calibre是業界公認的Backend Sign-off工具，因應來自全球各地客戶的反饋，加上台灣也是全球半導體的製造重鎮，西門子EDA有責任向市場介紹Calibre最新的功能進展，同時也讓客戶能更早搶佔市場先機。

Brad進一步談到，由於Calibre的客戶群來自全球，若要能協助客戶達到搶佔市場的目標，工具的升級頻率自然不在話下，Calibre的官方更新升級原則上會有一季一次的頻率，但也保持適當機動性，若有收到指標性客戶的需求，也會盡力協助在當季加入相關功能的更新，藉此讓客戶及時將產品推出到市場上。

2022年Calibre研討會的主軸重點，在於如何協助客戶在驗證階段能用更短的時間完成驗證工作。像是DRC/ LVS Recon、Realtime、Calibre PERC與EOS(電氣過應力)與3D IC等，都有相當完整且清楚的論述，另外還有強健layout的大補丸DesignEnhancer及EMIR tool “mPower”，當天的分享也有提到海內外客戶使用Calibre所得到的重大設計成果。

DRC與LVS關鍵仍在驗證速度提升，協助客戶Time to Market

針對Calibre DRC與LVS功能，資深應用工程師Frances Lai表示，Recon技術主要是以機器學習為基礎，讓DRC能以自動化的方式，先行確認哪些Design Rule有沒有問題，例如晶片內部哪些功能區塊有沒有出現重疊的情況？一般來說，這種情況相當容易發生，透過這種方式，可以快速將問題找出，並且先進行修正，這種做法可以大幅省去人力檢查的時間，那麼剩下的錯誤，數量也會大幅減少，如此一來便可以省去大量人力的檢測時間。

而Realtime功能，則是可以進一步協助客戶了解除錯完之後的答案，改完後就能馬上知道結果，Frances透露，客戶也不見得非要修正一個錯誤，就驗證一個，也可以修完三個，驗證三個，全看客戶當下的需求而定，而且驗證速度相當快，這兩個功能疊加，就可以加速客戶的Type out腳步，滿足Time to market的要求。

Calibre PERC聚焦可靠度驗證，確保晶片運作無虞

此外，Calibre PERC的功能也有所提升，應用工程師Peter Tsai指出，可靠度驗證是晶片實體驗證流程裡面非常重要的一環。包含解決ESD(靜電放電)、EOS(電氣過應力)與跨多個電源域和其他的高級電路驗證的需求。

他舉例談到，單以MOSFET來說，其本身就有一定能夠承受的電壓，但若長時間操作高強度的電壓下，晶片本身也會有疲乏的狀況，對於系統本身就會帶來負面的影響，換言之，可靠度相關的驗證工作就十分重要。目前Calibre PERC已經能提供相當全面的可靠性驗證解決方案，可以提早在電路的設計階段對網表(Spice netlist)進行可靠度驗證，讓客戶能夠在從原理圖設計到布局設計的整個設計流程中輕鬆查看ESD保護的狀態。

Calibre方案觸及先進封裝，3DSTACK鎖定散熱模擬與應力分析

至於近年相當火紅的先進封裝也是Calibre眾多工具套件可以涵蓋的應用範圍，資深應用工程師Eddy Lu表示，西門子EDA對於3DIC的設計流程提供了一套相當完整的解決方案，大致上包含了Xpedition Substrate Integrator、Xpedition Package Designer、Aprisa Place and Route與極為重要的Calibre 3DSTACK平台。

而Calibre 3DSTACK平台內含不同的工具，其主要重點，大致可以分成三大類，首先是針對晶片本身在不同負載的效能設定，其次則是散熱模擬的分析，第三則是應力分析。

Eddy進一步指出，在完成晶片內部的功能區塊與不同裸晶的堆疊及擺放後，對於晶片本身在一般工作、休眠與高速運作之下，自然會有不同效能上的表現，在這之後，所衍生的就是晶片內部的散熱狀況，是否影響整體晶片的運作，這就會帶到晶片本身的應力分析的問題。

Design Enhancer可改善電壓下降與電子遷移問題

設計解決方案應用工程師顧問Jeffery Tseng則是以電壓下降(IR Drop)和電子遷移(EM)問題，就Calibre現有功能的視角提出見解。有鑑於先進製程的不斷演進，電壓下降與電子遷移直接影響製程良率，電阻值增加所造成的困擾，目前僅能用增加金屬線與不同金屬層之間的孔洞數量加以處理，也因此Calibre所擁有的Design Enhancer，主要是透過此一作法，來改善電壓下降與電子遷移的情況。

mPower加速驗證功率模擬分析工作，減少大量時間

mPower工具套件方面，資深應用工程師Alvin Liu表示，mPower工具套件是一款創新的自動化電源完整性驗證解決方案，可將類比、數位EM、IR壓降和功率分析結合在一起，能打造出完整可擴充的解決方案，以供所有技術和所有設計類型進行高度可信的功率分析晶片製造。

Alvin也談到，mPower中內建的High Capacity Mode，就是針對該晶片內部大量的相同功能區塊，在進行第一次的模擬工作後所產生的FSDB(Fast Signal Data Base)，利用該FSDB進行重複的模擬工作，這種作法可以大幅減少驗證的時間以及硬體的需求，時間可從2個禮拜到現在只需2-3天就可以得到驗證結果，目前已有國內客戶使用。

最為業界熟悉的工具Calibre DRC與LVS也增加了新的功能，像是PEX(寄生參數萃取)本身就是複雜晶片設計所日益嚴重的問題，這些寄生參數效應不僅會影響信號時序，元件的功率消耗、可靠性和雜訊也會受到衝擊，當天研討會，資深客戶服務工程師Kate Lai也針對電容的萃取方式做了十分詳盡的說明。

Brad在致詞時特別提到，mPower在台灣已經有成功案例，與其他的工具方案，都已獲得台灣指標客戶的青睞，透過西門子EDA Calibre此次現場、線上同步研討會，現場擺設多個產品攤位與學員交流、互動，可望將Calibre相關工具推廣給更多業界夥伴，進而加速晶片量產時程。