考量熱效應的2.5D IC晶粒擺放設計：結合SP-Tree與熱優化框架

2.5D IC架構下的設計挑戰

隨著摩爾定律接近物理極限，半導體產業正轉向2.5D與3D IC技術。2.5D整合架構透過interposer（中介層）將多顆chiplet（晶粒）結合，具備異質整合彈性，但也面臨擺放配置與熱管理的複雜挑戰。本研究提出一套可同時進行布線長度優化與熱效應分析的2.5D晶粒配置設計框架。

擺放優化架構：兩階段處理流程

整體設計流程分為兩階段：

1. 初始擺放階段使用SP-Tree（Sequence Pair Tree）進行配置，優化晶粒間的布線長度。

2. 後處理階段則納入熱模擬資料，進一步調整晶粒位置以降低熱集中現象。

設計考量包括interposer尺寸限制、晶粒間間距要求等，作為優化演算法的初始條件。

SP-Tree方法：比CSP-Tree更具效率的結構

SP-Tree比舊有CSP-Tree具更高的表示效率與實體可行性，能避免產生無效或重複解。其透過平行分支界限（Branch-and-Bound）法進行深度搜尋，每個節點代表晶粒的旋轉方向與擺放序列（例如朝北、東等），有助於快速收斂至可行解。

空白區域最佳化：分層次的晶粒移動策略

為提升晶粒間空間利用效率，本系統採用四步驟優化方式：

1. 虛擬晶粒移動（不受物理限制）進行初步調整。

2. 單一晶粒微調以修正局部空間。

3. 固定與可動晶粒交互調整。

4. 多晶粒群組協同優化。

此層次式策略提升空白區域的使用效率，為後續熱優化提供空間彈性。

熱效應處理：區域與群體的雙重移動策略

使用64×64×5的三維格點模擬整體熱分布，並透過SuperLU矩陣求解器提升溫度計算效率。熱優化階段包括：

• 單晶粒移動：於容許區域內調整高溫區晶粒位置。

• 群組晶粒移動：同時考量多顆晶粒，進行整體熱分布優化。

此方式可有效降低局部熱點，同時保持布線品質。

實驗結果：兼顧布線與熱效能

系統以C/C++實作並在Intel Xeon平台上測試。結果顯示：

• 相較其他方法，布線長度改善約1.035%，處理速度提升達156倍。

• 熱效能方面，最高溫降達8.214°C，大多測試情境下溫度控制在85°C內，布線長度僅增加5.376%。

結論

本文提出之SP-Tree擺放方法與熱效應結合的設計框架，在晶粒數約10顆以內時表現穩定。其在物理可行性、熱分布與布線長度間取得良好平衡，適用於當前2.5D IC設計需求。

參考資料

[1] H.-W. Chiou, J.-H. Jiang, Y.-T. Chang, Y.-M. Lee, and C.-W. Pan, "Chiplet Placement for 2.5D IC with Sequence Pair Based Tree and Thermal Consideration," National Yang Ming Chiao Tung University, Jan. 17, 2023.