每一位積體電路設計者對於設計規則檢查都抱著又愛又恨的情感。一方面，它是確保佈局可被製造的功臣。另一方面，它卻像一個守門人，能在截止期限前幾個小時，拋出數千個錯誤標記讓投片作業停滯不前。 DRC的核心是驗證IC佈局是否符合晶圓廠定義的製造限制。這些「設計規則」管轄著各種幾何關係，像是最小金屬間距、導通孔的包覆、多晶矽對擴散區的重疊，以及無數其他的幾何關係，以確保晶片能夠在矽晶圓上實際製造出來，而不會造成災難性的良率損失。 在更廣泛的晶片設計流程中，DRC穩居於簽核階段的核心位置——但它的影響力早已延伸至更早的階段。聰明的團隊現在將DRC「左移」到早期設計階段，以避免後期的昂貴驚喜——我們稱這種方法為左移驗證。無論您是經驗豐富的佈局工程師，還是剛開始接觸IC設計的電子設計自動化學生，了解DRC都是至關重要的。   設計規則檢查的簡史 在IC設計的早期（1970 年代和 1980 年代），設計規則相對簡單。晶圓廠定義了一套限制條件，例如金屬間距至少需達2微米，或者多晶矽必須與擴散區重疊0.5微米。設計者人工手動檢查這些規則——或者使用會標示明顯違規的基

重複執行佈局與電路圖（LVS）比對，可能嚴重延誤專案時程。佈局中大量短路網路是導致連接錯誤的主要原因，並構成多數 LVS 違規。當需處理數千個此類問題時，除錯變得耗時且人力密集，工程師常需在多個環境間切換進行除錯與重跑 LVS，不僅中斷工作流程，也增加驗證週期。...

By Nada Tarek 隨著積體電路（IC）設計不斷突破技術極限，設計的複雜度也快速攀升。從微機電系統（MEMS）到 3D IC，這些先進的設計往往包含非傳統的曲線形狀——也就是不遵循典型直線或「曼哈頓式」幾何結構的設計。不過，儘管這些曲線形狀在功能與效能上帶來了顯著提...

作者： Lee Wang 半導體產業正經歷從傳統的 2D 積體電路（IC）設計到更先進的 2.5D 與 3D 積體電路（3DIC）的轉型。推動這項轉型的驅動力，來自於突破摩爾定律限制，實現更高效能、效率與功能的需求。然而，技術的演進也帶來全新難題，特別是在熱管理方面。為因應...

作者：Neel Natekar 對從事積體電路（IC）可靠度工作的工程師而言，最大的挑戰在於如何確保靜電放電（ESD）防護具備足夠強度的同時，又不對防護電路進行過度設計。過度設計不僅會增加晶片面積，還會降低高速與射頻（RF）電路的效能。對此，Siemens EDA...

By Michael White and David Abercrombie 隨著IC設計的複雜度持續上升，各家公司紛紛採用「前期驗證」這種前瞻性的策略，將關鍵的驗證任務提前至設計流程的初期，藉此加快產品上市速度並提升設計品質。這個概念最早由軟體工程師Larry...

在處理類比或射頻設計時，您是否也曾因元件匹配不佳、對稱性錯位，導致效能不穩或反覆 tapeout 延誤？傳統佈局驗證方式無法捕捉具電氣與環境感知的對稱需求，導致除錯流程冗長。Siemens Calibre® 導入進階對稱性檢查技術，協助設計團隊在設計初期即發現並修正對稱性問...

By Dina Medhat 靜電放電（ESD）事件會對未加保護的積體電路（IC）造成嚴重損害。ESD事件是由兩個帶電物體之間突如其來且不可預期的電流流動所引發，可能的成因包括接觸、電氣短路或絕緣層擊穿。 無論其成因為何，所有ESD事件都可能導致金屬熔化、接面擊穿或氧化層失...

By Jonathan Muirhead 積體電路（IC）設計，特別是在類比與射頻（RF）電路領域，需極為注重細節，以確保良好的可製造性與高效能的晶圓品質。在此過程中，「匹配」與「對稱性」的概念扮演關鍵角色，尤其是在差分對與電流鏡等拓撲結構中更是如此。接下來，讓我們簡要探討...