By Todd Westerhoff
在 PCB 設計界，有個尷尬的現象：「沒壞就不用修」似乎成了許多團隊處理電源完整性問題的準則。據業界觀察，企業往往等到設計在實驗室測試失敗後，才匆忙採用分析工具。但當電源分配網路（PDN）設計出現嚴重缺陷時，不僅無法靠快速修補解決，更可能需要大規模重新設計。最近，資深工程師 Todd Westerhoff 分享了他對這個問題的深入見解：在設計初期就開始規劃電源完整性分析，不僅能避免危機，還能大幅提高設計成功率。關鍵在於理解電源完整性分析的三個關鍵階段！
什麼是電源完整性分析？
PCB 電源完整性（Power Integrity, PI）分析是對印刷電路板（PCB）電源分配網路（PDN）的研究。PDN 包括電壓調節模組（VRM）、電源平面/區域、去耦電容以及電源路徑中的其他設備。
許多人傾向於將電源完整性簡單地理解為確保足夠的電源供應到 PCB 上的活動元件，實際上 PDN 還有兩個不同但相關的功能：
提供適當的電壓與電流：滿足受電元件在穩態和突發電流需求下的工作條件，並在適當的頻率範圍內保持穩定。
提供乾淨且連續的返回路徑：保證高速網路的訊號從驅動端到接收端的傳輸最小化干擾與耦合。如果設計不良，返回路徑的共用可能導致訊號之間的干擾。
電源完整性分析通常分為三個階段
前兩個階段專注於元件的電源分配，第三階段則研究高速訊號與 PDN 的相互作用：
直流分析（DC 分析，或稱壓降分析）直流分析研究系統在最大穩態負載下的電壓下降與電流流動。由於電源平面具有有限的電阻（雖然很小，但可測量），當 IC 電壓降低且速度提升時，IC 所需電流急劇增加，電源平面的表面電阻開始產生影響。管理與此電阻相關的 IR 壓降至關重要，可以通過降低平面電阻、使用帶感應線的 VRM 進行補償，或者兩者結合來實現。
交流分析（AC 分析，或稱去耦分析）交流分析研究電源在應對 IC 突然的電流需求變化時的響應，例如設備核心和 I/O 引腳的開關事件。由於 VRM 與 IC 在電氣上距離過遠，無法迅速回應這些事件，去耦電容充當局部電荷儲存器，提供短期電源，但有效時間極為有限。電容的值、封裝樣式、扇出設計及其與 IC 的距離決定了其在特定頻率下是否能作為有效的電源來源。
電源感知分析（Power-aware Analysis）這是考慮 PDN 與高速訊號相互作用的信號完整性分析。
o 可能由多個元件輸出同時切換產生的同步開關噪聲（Simultaneous Switching Noise, SSN）導致，該過程會暫時耗盡 IC 驅動電源軌的電荷。
o 或因返回路徑不連續性引起。返回路徑不連續性發生於訊號層切換時，返回電流需從一個參考層尋找至另一參考層的路徑。
生於訊號層切換時，返回電流需從一個參考層尋找至另一參考層的路徑。
傳統上，電源完整性分析主要涉及 DC 和 AC 分析。但由於進行電磁建模以生成互連模型的過程與 AC 分析的提取與建模技術存在重疊，因此我們將電源感知分析也納入討論範疇，儘管其涉及信號完整性模擬技術。
如何判斷是否需要進行電源完整性分析？
是否需要進行結構化的電源完整性分析取決於設計需求：
小型、適中性能的設計：可能僅需依靠經驗法則即可應對。
大型、高性能、高功率設計：由於運行容限較小，則需要正式的分析工具來輔助設計。
目前並無明確的界限來判定哪些設計需要分析，哪些不需要。事實上，很多時候分析工具的採用是因設計失敗後的補救需求所驅動，而不是提前計劃好的。
當前的問題
前述提到的現象是一個顯而易見的問題——許多公司往往在設計在實驗室失敗後，才開始使用分析工具。理想情況下，應該在設計尚未達到那一步時，就引入結構化的分析。然而，分析工具的部署需要花費時間、專業知識和金錢，因此人們通常傾向於把眼前看似不是問題的事情推遲到明天再處理。正如工程界的那句老話：「如果沒壞，就不要修。」
問題在於，一旦設計在實驗室中失敗，通常會迅速演變成一場危機。如果電源分配網路（PDN）設計得不足，可能根本無法「快速修復」，甚至需要全面或大幅重新設計。
障礙是什麼？
在電路板層面的信號完整性中，一大挑戰是了解針對特定設計的性能需求。現今的處理器時鐘頻率已經達到100 MHz至多GHz的範圍。然而，電路板層面的PDN並不需要在這些頻率範圍內供電，因為IC封裝會限制從電路板傳輸的頻率範圍。需要記住的是，PDN不僅提供IC的電源，還為高速信號提供返回路徑。大多數I/O信號是以接地作為參考，而這些I/O信號需要在高頻下運作。因此，IC封裝通常會有更多的接地針腳，而非電源針腳，來提供高速信號的返回路徑。
相對而言，電源針腳較少，導致其環路電感更高，同時需要承載更多的電流。因此，封裝的功率截止頻率一般落在20 MHz到150 MHz之間。雖然PCB可以設計成在更高頻率範圍內提供穩定電源，但如果這些性能無法通過封裝傳輸，便毫無意義，等於是在浪費時間和金錢。
舉例來說，PCB電源阻抗的要求通常需要在直流到100 MHz範圍內達到50到100毫歐姆的目標。在100 MHz下實現75毫歐姆的目標，比在50 MHz下達成相同目標要困難得多。因此，準確確定封裝的截止頻率至關重要。
然而，確定直流電流需求、突波電流需求以及封裝截止頻率並不容易。元件製造商往往未提供足夠詳細的資料，迫使設計師依賴估算和經驗法則，這可能會推高電路板的製造成本。
採用電源完整性分析工具的挑戰
另一項挑戰在於，初步採用電源完整性分析工具所需的時間、精力和專業知識。幸運的是，與信號完整性相關的分析相比，電源完整性的原理、模型和分析相對簡單，因此更有可能由硬體工程師自行完成，而無需專門的專家參與。
電源完整性分析的最佳實踐
電源完整性（Power Integrity, PI）是電路板設計中不可或缺的基礎流程——越早啟動並制定計劃，成功的機率就越高。設計早期，在布局階段，應首先確定電路板的輪廓並放置關鍵元件。接下來，添加電源層和相關區域，以便開始直流（DC）分析。整個分析和設計過程應該以迭代方式進行，直到形成可行的直流電源傳輸方案，後續所有設計均建立在此基礎之上。
隨後，針對主要元件進行交流（AC）分析，並根據需要調整去耦電容的配置，直到滿足交流電源的需求為止。信號完整性（Signal Integrity, SI）分析的前提是元件具有足夠的核心電源支持——如果未能達成此目標，再好的信號質量也毫無意義。
確定交流目標阻抗的挑戰
在進行交流分析時，確定目標阻抗是一項難題，因為用於確定封裝截止頻率的數據可能無法獲得。在這種情況下，設計師需要在可靠數據、估算值/經驗法則和歷史目標值之間權衡，來確定元件的阻抗需求。
去耦網路的優化
當去耦電容布置完成後，可以利用自動化優化工具進一步改進設計。一款好的優化工具應該能運用多種策略，實現去耦網路的目標，並為設計師提供一系列可選方案及其相關性能數據，方便設計師選擇最適合的實施方式。
後續設計步驟
當PDN初具雛形後，即可開始高速信號布線設計。與PI分析相似，提早規劃並制定明確的設計方案至關重要。如果對信號的返回路徑有任何疑慮，應將信號/返回路徑結合建模並進行SI模擬。雖然串行解串器（SerDes）通道通常不會受到同步開關噪聲（SSN）的影響，但像DDR這樣寬總線的單端接口會面臨嚴重的SSN問題。
如果能獲得合適的電源感知設備模型（Power-Aware Device Models），則可以進行電源感知SI模擬，結合驅動電壓降和信號返回路徑共享效應，提供設計性能的最準確評估結果。
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