【技術分享】IC 設計者關於設計規則檢查的完整指南
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每一位積體電路設計者對於設計規則檢查都抱著又愛又恨的情感。一方面，它是確保佈局可被製造的功臣。另一方面，它卻像一個守門人，能在截止期限前幾個小時，拋出數千個錯誤標記讓投片作業停滯不前。
DRC的核心是驗證IC佈局是否符合晶圓廠定義的製造限制。這些「設計規則」管轄著各種幾何關係，像是最小金屬間距、導通孔的包覆、多晶矽對擴散區的重疊，以及無數其他的幾何關係，以確保晶片能夠在矽晶圓上實際製造出來，而不會造成災難性的良率損失。
在更廣泛的晶片設計流程中，DRC穩居於簽核階段的核心位置——但它的影響力早已延伸至更早的階段。聰明的團隊現在將DRC「左移」到早期設計階段，以避免後期的昂貴驚喜——我們稱這種方法為左移驗證。無論您是經驗豐富的佈局工程師，還是剛開始接觸IC設計的電子設計自動化學生，了解DRC都是至關重要的。
設計規則檢查的簡史
在IC設計的早期（1970 年代和 1980 年代），設計規則相對簡單。晶圓廠定義了一套限制條件，例如金屬間距至少需達2微米，或者多晶矽必須與擴散區重疊0.5微米。設計者人工手動檢查這些規則——或者使用會標示明顯違規的基本軟體工具。
到了1980年代末和1990年代初，隨著佈局的尺寸和複雜度增加，自動化規則系統變得至關重要。DRC引擎演進到能夠處理整個晶片佈局，而不僅是小區塊，儘管規則仍主要以幾何形狀為主且直截了當。2000年代初期是一個轉捩點。隨著特徵尺寸縮小到130奈米以下，微影的限制迫使業界引入更為複雜的規則。突然之間，間距不再只是數字的問題——它取決於情境：線端延伸、相鄰特徵和方向都變得重要。DRC從一個簡單的檢查清單，轉變為一個複雜的計算幾何問題。
DRC的演變：製程節點縮小帶來的變化
製程節點的縮小
隨著製造製程節點每一次縮小，密度和性能都根據摩爾定律翻倍，但DRC的複雜度似乎也跟著翻倍。在 28奈米 及以下的製程，多重圖案化微影技術帶來了新的間距、上色和圖案化規則。在 7奈米和 5奈米製程，極紫外光微影又增加了一層複雜的細微差別。
超越基於規則的系統
從「簡單數字」轉變為情境感知規則的過程是巨大的。設計者不再能只依賴單一的最小間距規則——違規可能取決於形狀的方向、密度，或周圍的幾何圖形。
DRC+ 與圖案比對
為了應對這些挑戰，晶圓廠和EDA供應商引入了圖案比對技術，通常被稱為DRC+。晶圓廠不再將每一個情境都編碼成一條規則，而是提供有問題的幾何圖形函式庫。DRC工具會直接標記出這些圖案的實例，從而簡化了規則集並提高了準確性。圖案比對對於微影「熱點」特別有效——這些形狀從技術上講通過了基本規則，但在可印製性上會失敗。
已解決的挑戰
儘管您可能很少聽到關於DRC（設計規則檢查）的重大進展，但它在讓設計者生活更輕鬆方面已經取得了長足的進步：
DRC流程的自動化
手動檢查的時代已經過去了。現代的DRC引擎能夠以最少的使用者介入，處理層級式設計中數十億個多邊形。
層級式設計規則檢查
工具現在會以層級式的方式檢查設計，而不是將晶片佈局平面化（這在當今的規模下，運算上是不可能實現的）。它能在不造成資料量爆炸性增長的情況下，在情境中分析區塊和子區塊。這種方法不僅在保持準確性的同時節省了運行時間和記憶體，還允許在運算叢集上進行大規模平行化。
現代DRC引擎能夠將工作負載分散到數百甚至數千個CPU和多台伺服器上，在最大型的先進製程節點中，其效能可以有效地擴展到超過 1,000 個 CPU。這種可擴展性對於 3nm 及以下製程的全晶片簽核至關重要，因為這些設計的多邊形數量經常超過數十億。
晶圓廠提供的規則集
晶圓廠現在會向設計團隊提供官方的DRC規則集。這些規則集以一種為簽核工具（如 Calibre）優化的格式，編碼了數千條製程專屬規則。Calibre 作為業界參考標準，用於準確性和合規性。
雖然多家EDA供應商可能支援執行這些規則集，但所有的結果最終都會以Calibre的輸出作為基準，以確保與晶圓廠認證的簽核保持一致性。無論設計環境或流程整合如何，這種方法讓設計者能夠確信他們的驗證結果與製造預期完全一致。
🚀 塑造DRC的IC設計主要里程碑
DRC的演變反映了積體電路設計中更廣泛的里程碑。製造或設計方法上的每一次突破都迫使驗證實務不斷發展。
塑造DRC發展的重要里程碑
以下是一些重點：
從平面到深次微米製程（1980年代至1990年代）
隨著特徵尺寸縮小到一微米以下，人工手動檢查變得不可行。這個時代確立了自動化規則型DRC作為設計流程中的固定環節。它也催生了對天線規則檢查的需求，因為長互連線在製造過程中可能累積電荷，損壞脆弱的閘極氧化層。晶圓廠開始規範天線比，DRC工具則增加了專用的檢查和自動修復（像是二極體插入或金屬跳線。
導入銅製程互連線（1990年代末期）
用銅取代鋁提升了性能，但也引入了新的間距和可靠性規則（例如化學機械研磨 CMP的限制）。DRC也隨之調整，加入了更複雜的包覆和密度檢查。
低介電係數材料與雙鑲嵌（2000年代）
低介電係數材料的採用帶來了易碎性問題，而雙鑲嵌製程則增加了針對導通孔的專屬規則。為了解決複雜度的問題，層級式檢查和早期的晶圓廠規則集應運而生。
多重圖案化微影（2010年代）
在 20nm 及以下的製程，雙重和三重圖案化迫使業界創建了上色規則。DRC工具演進到不僅處理幾何圖形，還要處理光罩指定和分解。
極紫外光微影（2020年代）
EUV減輕了部分多重圖案化的負擔，但卻引入了隨機缺陷和新的光罩規則。圖案比對變得至關重要，用於標記傳統規則遺漏的熱點。
三維整合與先進封裝
像是矽穿孔、小晶片和異質整合等技術，帶來了獨特的跨晶粒驗證挑戰。DRC 正在從2D幾何圖形擴展到第三維度。
每個里程碑都將DRC從簡單的幾何檢查推向一個更具情境感知、多重物理學的領域。IC設計的故事與其驗證的故事密不可分。正如每個新的技術節點都需要新的驗證方法一樣，下一波創新也將再次重新定義DRC。
IC設計中DRC的下一步是什麼？
回顧過去的里程碑給了我們一個清晰的教訓：IC技術的每一次飛躍都需要驗證技術的飛躍。如果說銅製程、低介電係數材料和多重圖案化迫使業界採用新的 DRC方法，那麼未來的挑戰——例如GAA (環繞式閘極) 電晶體、背面供電和基於小晶片的系統——將需要更聰明的驗證策略。
以下是業界的發展方向：
DRC系統中的人工智慧/機器學習 (AI/ML)
AI 模型不再是將每條規則硬編碼，而是可以根據歷史數據預測可能的熱點。正如圖案比對轉變了EUV時代的驗證一樣，AI可能會成為下一個十年的決定性里程碑。
更高的情境感知度
預計DRC將朝向意圖導向驗證發展——不僅理解幾何圖形，還理解設計者的意圖。舉例來說，在錯誤優先級排列時，區分關鍵網路和非關鍵網路。
規則集的標準化
儘管許多EDA工具試圖支援各種規則格式，但Calibre SVRF (標準驗證規則格式) 長期以來一直是業界最受信任且最廣泛採用的設計規則定義標準。
全球的晶圓廠都使用SVRF語法來撰寫和發布他們的官方簽核規則集，因為它在不同製程技術中提供了無與倫比的準確性、靈活性和可靠性——從成熟的平面節點到最先進的FinFET和GAA架構。
SVRF豐富的語法支援傳統的幾何檢查和進階建構，例如圖案比對、基於方程式的規則和情境感知驗證。它是DRC簽核的共同語言——確保Calibre結果被整個半導體生態系統始終視為黃金參考標準。
簡而言之：SVRF不僅僅是一種格式，它是現代簽核驗證的骨幹。它的準確性和晶圓廠信任度持續塑造著DRC的發展，並確保設計意圖與製造現實之間的一致性。
結論
設計規則檢查 (DRC) 走過了一段漫長的路：從1980年代簡單的間距檢查，演變到現今具備情境感知、圖案比對，且動輒數TB資料量的簽核運行。它仍然是IC設計的基石，與製程技術的每一次進展同步發展。
挑戰並不會消失。如果說有什麼變化的話，那就是邁向 3nm、2nm 和GAA架構將把DRC推向新的極限。但隨著AI、標準化和更智慧化流程的進展，設計者可以期待更快、更準確的檢查，並更貼近製造現實。
對於IC設計者和EDA學生來說，精通DRC並非可有可無——這是生存之道。因此，請持續學習、密切關注您晶圓廠最新的規則集，並探索最新的驗證工具。
重點摘要
對可製造性至關重要：設計規則檢查可確保IC佈局符合晶圓廠規則，防止良率損失和製造失敗。
複雜性隨節點縮小而增長：最初是簡單的間距規則，現已演變為情境感知檢查、多重圖案化限制和微影熱點偵測。
自動化和晶圓廠規則集解決了主要痛點：層級式檢查、自動化流程和標準化的晶圓廠規則集使DRC能夠擴展到數十億電晶體的設計規模。
先進節點的挑戰仍持續存在：運行時間瓶頸、誤報以及適應EUV仍然是設計者和EDA供應商面臨的迫切問題。
DRC 的未來是更智慧化、更早期：AI/ML、意圖導向規則和左移驗證將使DRC更加預測性、更高效，並更好地與製造現實保持一致。
快速詞彙表：
設計規則檢查：驗證步驟，確保IC佈局遵循晶圓廠的製造規則。
天線效應：在製造過程中，互連線上累積電荷，可能損壞閘極氧化層；透過天線規則檢查來解決。
圖案比對：一種驗證技術，它根據已知的「熱點」圖案來標記有問題的幾何圖形，超越了簡單的間距規則。
層級式 DRC：一種在多個設計層級檢查佈局的方法，可在不攤平整個晶片的情況下節省運行時間和記憶體。
EUV（極紫外光）微影：用於先進節點（7nm 及以下）的下一代微影技術，引入了新的缺陷和光罩相關挑戰。
左移驗證：將驗證步驟提前到設計流程的早期，以便更快地發現問題並減少返工。
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