【白皮書】 晶片還沒出來，軟體團隊就等不下去了？Veloce proFPGA 如何讓 SoC 硬體與軟體驗證同步推進

SoC 開發的老問題從來不只是硬體能不能過——而是軟體團隊永遠在等。等硬體設計穩定、等雛型驗證板建好、等 FPGA 編譯完成，才能開始跑應用程式碼。這段空窗期，直接壓縮了上市時間。

傳統 FPGA 雛型驗證方案讓問題更難解：現成系統需要一套獨立的移植工作流程，自建平台又要從 I/O 介面到 FPGA 全部重新設計，每次硬體變更都得重新編譯、重新配置，軟體開發永遠跟不上硬體節奏。

Siemens EDA 發布的這份白皮書介紹 Veloce proFPGA 桌上型雛型驗證平台，說明它如何以模組化、可擴展的架構，讓應用軟體開發人員在晶片問世之前就能提早啟動驗證，與硬體團隊同步推進。

1. 統一編譯流程：硬體變更不再造成軟體驗證斷鏈

硬體設計在開發過程中持續修改是常態，但每次變更都要重新移植至 FPGA，會讓軟體驗證時程一延再延。Veloce proFPGA 的編譯方式與 Veloce Strato 及 Veloce Primo 企業驗證平台保持一致，讓同一套硬體設計能夠以最少的心力在三個平台之間流轉。

• 跨平台編譯一致性：硬體設計可直接編譯至 Veloce Strato、Veloce Primo 或 proFPGA，變更發生時同步更新雛型，不需重新建置整個流程

• 提早啟動軟體驗證：設計尚未完全凍結時，應用程式開發人員即可開始跑程式碼，發現可能影響高層軟體效能的硬體問題

2. 模組化架構：IP 整合與 I/O 配置按設計需求彈性調整

不同的 SoC 設計對 I/O 介面、FPGA 規格的需求各不相同，一套無法因應變化的雛型平台，很快就會成為跨專案的瓶頸。

• 可替換 FPGA 模組：特定 FPGA 可單獨更換，升級至新一代產品或調整設計需求，無需重新設計其餘板卡

• IP 區塊位元流匯入：各子團隊完成硬體 IP 驗證後，可在 bitstream 層級直接匯入整合，確保與已驗證版本一致，同時大幅節省編譯時間

• 彈性 I/O 配置：只需在不同時間點換入所需的 I/O 介面模組，即可讓同一平台適用於多項設計，配置工作量遠低於一般典型雛型驗證板

3. 桌上型部署：個人可用、現場可帶、不爭資源

企業級模擬平台與雛型驗證資源通常是共享的，多位軟體開發人員搶用同一套系統，反而互相拖慢進度。

• 個人桌上型配置：每位開發人員可在自己的工作站獨立執行負責的程式碼，不需與他人競用模擬或企業雛型驗證資源

• 電路內模擬（ICE）支援：可直接連接真實世界訊號、以全速運行，無需速度橋接器，讓軟體開發人員對驗證結果更具信心

• 免特殊散熱、低電氣雜訊：系統只需連接桌上型電腦並插上標準電源插座，易於搬運至現場，在接近最終部署環境的條件下完成驗證

4. 可擴展規模：從單顆 FPGA 到 20 顆，大型 SoC 同樣容納

設計規模決定了需要多少 FPGA 資源，但雛型平台若缺乏擴展彈性，大型設計就得花大量心力壓縮硬體以將就有限資源。

• 三種板卡規格：Veloce proFPGA uno（48M–60M gates）、duo（96M–120M gates）、quad（192M–240M gates），依設計規模選用

• 最多 20 顆 FPGA 串聯：最多可將 5 片 quad 板卡串聯，合計達 20 顆 FPGA，超過大型 SoC 設計通常所需的 12 至 15 顆，讓團隊專注於軟體驗證，而非費力壓縮硬體資源

Veloce proFPGA 構成了 Veloce 驗證三角架構的第三個角——讓硬體設計人員在 Strato 與 Primo 上持續驗證的同時，應用軟體開發人員得以提早啟動、獨立推進，硬體變更也能即時同步至雛型，徹底打破「軟體永遠在等硬體」的惡性循環。

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