【技術分享】積體電路設計對稱性之進階驗證技術導論

By Jonathan Muirhead

積體電路（IC）設計，特別是在類比與射頻（RF）電路領域，需極為注重細節，以確保良好的可製造性與高效能的晶圓品質。在此過程中，「匹配」與「對稱性」的概念扮演關鍵角色，尤其是在差分對與電流鏡等拓撲結構中更是如此。接下來，讓我們簡要探討這些原則的演進，以及近期在驗證技術方面的進展，以確保設計符合相關規範。

為什麼對稱性很重要

對稱性不只是外觀上的美觀問題。在積體電路設計中，對稱性對於電路的功能與可靠性至關重要。差動對中繪製相同的 MOSFET 元件，必須在整個佈局流程中保持基本一致，才能維持相同的電氣性能。圖一說明了對稱性如何有助於降低應力與跨長度變異（ACVL）所帶來的影響。

圖一：用於元件參數匹配的一維共心（交錯式）技術。

傳統對稱設計技術

為了確保元件能圍繞中心軸保持對稱，常使用如「共心設計（common centroid）」等技術。這對於減少晶片製程變異所造成的匹配誤差至關重要。此設計方式會將元件配置於以某一中心點或中心軸為基準的對稱位置，使製程變異對雙方元件的影響一致，進而維持其匹配特性。

維持對稱性所面臨的挑戰

然而，要實現並維持對稱性並非總是那麼簡單。即使在電路圖上呈現對稱的差分訊號MOSFET，也不代表在實際佈局上能維持對稱。此外，佈局的環境也會影響整體對稱性。像是電路單元或模組的走線、金屬填充，以及鄰近電路的存在與否，都會對電氣特性造成影響，因此對稱性就顯得更加重要。這些挑戰也促使設計規範對對稱性的要求持續演進。

現代設計的需求

設計規範的演進

隨著技術進步，設計的複雜度與製程相容性需求也日益提升。對稱性的考量早已不僅限於幾何佈局，更延伸至整個設計流程，從初期的佈局規劃（floorplanning）到最終的封裝階段。

結構正確設計與參數化元件

現代電子設計自動化（EDA）工具提供了如「結構正確設計（correct-by-construction, CRC）」與「參數化元件（pCells）」等功能，有助於維持對稱性。然而，這些工具在面對現代設計的細節時，仍有不足之處。CRC 技術主要著重於物理位置的安排，未能全面考量電路結構、可靠性、穩健性，以及其他進階製造導向設計（DFM）與良率考量。雖然 CRC 流程可以在物理層面正確地自動配置 pCells，但在其引腳走線、後處理填充、以及考量訊號線的電氣特性、電壓區域與對稱匹配的其他面向時，對佈局設計工程師而言仍是極大的挑戰。

電路層級的對稱性

為了解決這些問題，現代技術已應用於在電路層級（netlist level）辨識對稱性，讓設計更偏向以電氣為導向（如圖二所示）。即使前端設計不會直接影響光罩，其電氣與功能層面的表現仍是驅動後端設計的關鍵。此方法可建立具備電氣感知與佈局環境感知的圖樣，這些圖樣可能由單一多指元件或元件群組組成。先進的電氣導向對稱驗證能及早發現前端設計中的對稱問題，避免日後花費大量時間修正困難的錯誤。

圖二：以電氣特性為導向的對稱性檢查。

進階對稱性技術

佈局規劃與 DEF 巨集

在進行佈局規劃（floorplanning）時，會檢查 DEF 巨集的對稱性，以及早發現元件擺放的問題，同時也會檢查主要匯流排的走線對稱性。即使是區塊間微小的錯位，不僅會影響匹配需求，還常常導致大量的設計規則檢查（DRC）違規與佈局與電路圖不一致（LVS）問題，進而延誤 tapeout 的時程。為了解決這些問題，往往需要在佈局完成後進行模擬，甚至使用昂貴的點對點（P2P）量測方法，這也突顯出在佈局規劃階段及早執行對稱性檢查的重要性。

具環境感知的對稱性檢查

針對難以透過幾何方式識別的敏感模組與元件，會透過電路圖／網表中的拓撲圖樣進行驗證。這種「具環境感知（context-aware）」的檢查方法，有助於確保複雜元件的一致性，例如記憶體陣列中的感測放大器（sense amplifiers）。例如，結合電氣特性與拓撲圖樣的檢查，可用於驗證這些放大器的一致性，以確保即便在製程變異下也能正常運作。

填充前與填充後的對稱性

設計填充對於符合化學機械研磨（CMP）製程的要求至關重要。現代的填充流程若能結合對稱性檢查，不僅可確保原始設計與填充後的佈局皆維持所需的對稱性與匹配性（如圖三所示），也能有助於穩定元件效能。這個步驟對於滿足製造要求以及實現穩定一致的電路表現都極為關鍵。

圖三：填充設計不僅需滿足金屬密度目標，亦須符合對稱性與匹配性的設計限制。

對成熟製程節點的效益

即使是在成熟製程節點上的設計，也能從進階的對稱性驗證技術中獲益。像是差分訊號陣列與天線等應用，對一致性與對稱性有高度需求，便可利用這些技術來確保設計的穩健性與可靠性。例如處理差分訊號的 I/Q 通道陣列，需具備精準的匹配才能正確運作。進階對稱性驗證技術能確保物理佈局與預期的電氣性能一致，進而實現設計目標。

升級傳統技術的方法

針對傳統對稱檢查技術，有兩種行之有效的升級方式：

1. 圖樣／特性感知分析

   傳統的對稱性檢查方式往往依賴人工操作或計算資源密集，且多半僅提供通過／未通過的結果，對於除錯幫助有限。進階技術則運用「圖樣／特性感知分析」來驗證各種對稱性需求，並輔助更有效率的除錯流程。此方法不僅涵蓋基本的嚴格對稱限制，還延伸至進階的「模糊對稱」需求，允許在對稱規範中有微小容差的存在。圖四展示了金屬-氧化物-金屬電容器進行圖樣為基礎對稱分析後，直觀的除錯介面範例。

   
   

   

   圖四：對稱性檢查結果視覺化呈現。

2. 模糊對稱（Fuzzy Symmetry）

   模糊對稱允許設計人員針對面積或長度的細微差異設定容許範圍，從而忽略對電路穩健性無實質影響的差異。此功能在對容差要求嚴格的應用中尤為實用，如微機電系統（MEMS）與系統級封裝（SiP）。透過容許與完美對稱間的細部差異，模糊對稱技術幫助設計師將重點放在實質性的問題上，無需過度修正無關緊要的偏差。圖五展示了一個運算放大器與矽光子曲線結構的範例，當中存在可忽略的輕微對稱性差異，設計人員可優先處理影響較大的部分。

開箱即用的解決方案

Calibre nmPlatform 整合了進階對稱性檢查功能，可支援互動式與批次流程的驗證方式。設計人員可使用預先定義的檢查規則，無需自行撰寫程式碼，即可進行設定，簡化整體驗證流程。Calibre 的圖樣比對對稱功能可與 Calibre PERC 等工具整合，提供易於使用且由 XML 控制的檢查流程，可依需求進行互動操作或批次執行。

互動式與批次流程的檢查

Calibre 的圖樣比對對稱性檢查功能可靈活地以互動式或批次方式執行，使設計人員能夠更高效地進行對稱性驗證。這種靈活性有助於快速辨識並修正對稱性問題，從而降低設計流程後期出現錯誤所需的修正成本與時間。

結語

隨著積體電路設計的複雜度日益提升，對於關鍵電路維持對稱性與匹配性的重要性也越來越高。透過像 Calibre nmPlatform 這類進階驗證技術與工具，設計人員能夠更有效率地發現並修正對稱性問題，確保設計具備高效能與高可靠性。運用這些先進技術，有助於設計人員打造更穩健、高品質的設計成果，符合現代技術的需求，同時降低錯誤風險並提升整體設計流程的效率。