【成功案例】解決 IR 壓降與佈局瓶頸：Calibre DesignEnhancer 如何簡化積體電路設計流程

By Jeff Wilson

身為一位積體電路設計工程師，你知道要達成最佳佈局不只是通過設計規則檢查（DRC）這麼簡單——更重要的是在電性效能、製造可行性與上市時程壓力之間取得平衡。一個經過良好優化的設計不僅能減少昂貴的反覆修正週期，還能確保更佳的效能並加快產品上市速度。然而，即使有先進的設計工具，要在符合嚴格的 DRC 標準的同時，還要針對電遷移與 IR 壓降（EMIR）進行優化，仍然是一項重大挑戰。

IC 設計師需要能簡化設計流程，同時維持良率與電源完整性的工具。隨著半導體佈局愈加複雜，如何同時確保 DRC 合規與電性效能，變得愈發困難。Calibre DesignEnhancer（DE）提供一套以自動化為核心的解決方案，協助設計師有效率地優化佈局。現在，就讓我們來探討 IC 設計師面臨的主要挑戰，以及智慧自動化如何強化整體設計流程。

IC 設計的瓶頸：那些拖慢設計流程的挑戰

Place-and-route（P&R）工具在插入電路元件與進行連線方面表現不錯。然而，由於 P&R 解決方案無法全面理解所有設計規則，為了確保設計能通過 DRC 檢查，往往必須採取過於保守的策略，這可能限制了本可改善 EMIR 效果的佈局優化空間。隨著製程節點持續縮小，由於電晶體密度提高與動態電壓降變大，維持一個穩健的電源傳輸網絡變得愈來愈困難。為了因應這種複雜性，在進行實體設計修改時，自動化就成了縮短設計週期的關鍵。

對設計工程師而言，重要的自動化步驟包括：讀取電性分析與佈局資料、進行佈局修改，接著再將結果回註（back annotation）回原設計。自動化解決方案必須能理解所有簽核階段的設計規則，並在實體設計階段加以遵循。這種「前期驗證」的方式，確保在 DRC 檢查時所使用的是最準確的設計規則描述，同時也保有佈局上的彈性，以便進行最有效的修改。

Calibre DE 採取了不同的策略——結合了 DRC 的專業知識與自動化技術，實現合規性與效能優化的雙重提升。

Calibre DE 如何優化 IC 設計

Calibre DE 可無縫整合至現有的設計流程中，並透過三種關鍵使用模式提供具針對性的優化，協助解決上市時程與電源完整性相關的挑戰。Calibre DE 的設計宗旨是提供使用者多種可套用於整個設計流程的佈局優化解決方案。目前，Calibre DE 已在實際生產中支援三種使用模式。

1.DE Pvr：透過自動化實現物理驗證就緒，加速產品上市

在先進製程節點上設計高階 IC 時，加入去耦電容（DCAPs）與填充元件是不可或缺的一環，但這項工作非常耗時。如果省略這個步驟，物理驗證（PV）時將會出現大量 DRC 違規；若使用傳統的 P&R 工具執行，執行時間可能會長達數小時甚至十幾個小時。Calibre DE Pvr 透過 Calibre 處理引擎自動完成這個流程，能迅速填補空白區域，將驗證執行時間從超過 10 小時大幅縮短至僅需數小時。這樣的週期縮短能加速進入量產階段，並減少最後時刻出現問題的風險。

2.DE Pge：解決 EMIR 問題

隨著製程節點持續縮小，IR 壓降與電遷移（EM）成為關鍵的設計課題。Calibre DE Pge（電源網路強化）透過以下方式自動優化電源傳輸網路（PDN）：

• 以符合 DRC 的佈局修改方式優化電源網格結構

• 插入具備必要導通孔（via）的平行路徑，以降低電阻並減少 EMIR 問題

這些優化能打造出更穩健的設計，在不增加設計面積的情況下滿足可靠性需求。

3.DesignEnhancer Via：降低 IR 壓降並提升良率

為了解決導通孔（via）帶來的製造問題並降低 IR 壓降，可使用 Calibre DE Via（導通孔插入）功能，針對使用者定義的電網進行優化，在符合 DRC 的前提下最大化導通孔數量，進一步降低電阻。

在使用 Calibre DE Via 之前與之後，多個實例的靜態 IR 壓降改善情形。

案例研究：Google 在 3 奈米製程的 IR 壓降優化成果

當 Google 轉向 3 奈米製程節點時，面臨了嚴重的 IR 壓降問題。雖然製程微縮有助於提升面積利用率與效能，但同時也帶來新的電源完整性挑戰。由於電晶體密度增加，導致電壓降提升，特別是因為金屬線變得更窄且更長，進一步加劇靜態 IR 壓降的問題。此外，電源傳輸效率降低，也增加了效能劣化的風險。

為了解決這些挑戰，Google 採用了 Calibre DE 的自動化導通孔插入與電源網格強化功能。此方法使高 IR 壓降的實例數量下降了 30%，且所有佈局修改皆維持 DRC 合規，無需額外進行人工修正。最終，Google 成功改善電源完整性，無需過度設計 PDN，確保設計流程更有效率且更可靠。

案例研究：Intel 透過 Calibre DE Via 強化電源網路可靠性

Intel 圖形晶片團隊也採用了 Calibre DE Via 來強化其電源網格。起初，其 P&R 工具未能插入最大數量的導通孔，導致某些關鍵電網的電源連接較弱。在 5 奈米製程下，導通孔的設計規則非常複雜，涵蓋間距、寬度相關檢查與數量要求，讓人工修正幾乎不可行。

透過 Calibre DE 所具備的詳細設計規則知識，Intel 得以：

• 在關鍵電網上額外插入 900 萬個導通孔

• 強化電源網格的穩定性，且未產生新的 DRC 錯誤

• 提升電性效能與良率

下方圖表顯示了每條電網的導通孔數量分佈。

Intel 的 P&R 團隊成功在指定電網上最大化導通孔（via）數量的插入。

這些結果顯示，Calibre DE 採用的「自動建構校正」方法論，優於傳統的 P&R 作法。

以「自動建構校正」（Correct-by-Construction）為核心的優化優勢

與傳統的 P&R 工具不同，Calibre DE 深度理解 DRC 規則，能進行積極但仍符合設計規範的佈局修改。這項能力大幅減少設計反覆修正的次數，加快設計定案時程，同時透過優化的導通孔結構與電源網格，進一步提升電性效能。Calibre DE 設計套件支援多家晶圓代工廠、涵蓋多種製程節點，並能與主流的 P&R 工具搭配使用，為 IC 設計師提供高度彈性與廣泛的應用支援。

總結一句話？

Calibre DE 是一套佈局強化解決方案，能在確保 DRC 合規的同時，透過多種專屬使用模式達到最佳設計優化效果。

無縫整合進現有設計流程

Calibre DE 能與業界標準設計工具無縫接軌，具備以下整合能力：

• 支援業界標準格式（如 LEF/DEF、OASIS 及 GDS），可在各種 DesignEnhancer 使用模式間匯入與匯出設計資料。

• 設計套件支援多家晶圓代工與 IDM，一致性高，便於跨製程平台作業。

透過靈活且自動化的設計優化方式，Calibre DE 降低了設計流程的複雜度，同時帶來更優異的設計成果。

Calibre DesignEnhancer 採用設計套件（design-kit）驅動，並可與多種 P&R 工具及 EMIR 分析工具進行介接。

結語：更聰明的 IC 設計，從 Calibre DE 開始

隨著半導體設計持續演進，具備自動化與規則感知能力的設計優化工具變得日益重要。Calibre DesignEnhancer 正是針對這項需求所打造，透過「自動建構校正」的解決方案，協助提升電源完整性、減少設計反覆修正，並加快產品上市時程。

我們最新的技術論文深入探討這個主題，內容包含 Google 與 Intel 如何透過 Calibre DesignEnhancer 取得實質成果。

無論你正在面對 IR 壓降問題、導通孔優化，或是物理驗證流程簡化，Calibre DE 都能提供精準且自動化的解決方案，幫助你克服當前 IC 設計的各種挑戰。