AI時代下的通訊瓶頸 隨著人工智慧（AI）運算需求飆升，晶片間資料傳輸速率與能效成為系統效能的關鍵瓶頸。儘管運算能力大幅提升，傳統電連結受限於距離與能耗，嚴重拖慢整體處理效率。本文提出以3D光子整合技術打造全新晶片間光連結架構，達成前所未有的低能耗與高頻寬密度。 技術核心：電子與光子晶片垂直整合 研究團隊設計出一套3D光子整合晶片系統，將28nm CMOS電子晶片與矽基光子晶片堆疊結合。透過Cu-Sn微凸塊鍵合技術，在15μm間距下實現2,304條高速連結，成功達成高密度、高頻寬整合。 光子晶片整合微環共振調變器與Ge光偵測器，與下層電子控制電路無縫結合，完成完整的電-光-電轉換路徑。 子系統設計與能耗特性 系統包含80組發射器與接收器，分布於20條光波導匯流排，每條支援4波長通道。關鍵元件如下： 微環共振調變器：實現50 fJ/bit超低功耗光訊號調變 接收器設計：以微環濾波與Ge光偵測器搭配前級放大器，僅耗70 fJ/bit即能準確還原電訊號，資料率達10 Gbps 整體效能表現 實驗驗證顯示該3D光子晶片系統達成以下指標： 總能耗：僅120

重複執行佈局與電路圖（LVS）比對，可能嚴重延誤專案時程。佈局中大量短路網路是導致連接錯誤的主要原因，並構成多數 LVS 違規。當需處理數千個此類問題時，除錯變得耗時且人力密集，工程師常需在多個環境間切換進行除錯與重跑 LVS，不僅中斷工作流程，也增加驗證週期。 本文說明 Calibre RVE ISI Flow 搭配 Calibre nmLVS Recon 與 Calibre RVE 結果檢視器整合後，如何大幅提升 LVS 除錯效率。此組合能更快速、高效地隔離並解決短路網路問題，最終提升設計品質並縮短上市時間。 理解 LVS 短路隔離的挑戰 短路網路日益複雜 單一短路網路可能包含多條路徑，準確定位其位置具有挑戰性。在如 5 奈米等先進製程節點中，設計可能含超過 15,000 個短路，人工檢查與除錯變得不切實際。 人工檢查的限制 傳統 LVS 除錯常需在不同環境中切換：以圖形介面（GUI）進行短路除錯，再透過命令列執行 LVS。此種切換效率低且易出錯。對含數十億元件的大型設計而言，以人工檢查短路既耗時又易錯。圖一顯示傳統 LVS 除錯流程中需在 

在光子積體電路（Photonic Integrated Circuits, PIC）的設計與開發過程中， 「設計」與「封裝」往往被視為兩個分離的階段 。然而，當封裝條件沒有在設計初期就被納入考量時，工程團隊常常面臨耗時的反覆修改，甚至必須重新設計，導致產品延遲上市。...

作者：Dr. Andrew Tweedie，英國總監暨共同創辦人，及Dr. Bassou Khouya，多物理場 FEM 軟體開發工程師。 重點摘要 SAW 濾波器是一種廣泛應用於通訊、航太、國防等領域的電子元件。 SAW...

By Nada Tarek 隨著積體電路（IC）設計不斷突破技術極限，設計的複雜度也快速攀升。從微機電系統（MEMS）到 3D IC，這些先進的設計往往包含非傳統的曲線形狀——也就是不遵循典型直線或「曼哈頓式」幾何結構的設計。不過，儘管這些曲線形狀在功能與效能上帶來了顯著提升，也同時為 IC 可靠性中至關重要的領域帶來挑戰：電阻萃取。 曲線形狀在 IC 設計中的興起 隨著物聯網（IoT）應用、影像感測器、光子學及 MEMS 的快速發展，IC 設計變得前所未有地精密。為了達到更高的整合密度與效能，工程師越來越常採用非曼哈頓式走線，特別是在 3D IC 中。曲線形狀在這方面尤其有價值，能在有限空間內提供更大的設計彈性與功能性。 以影像感測器為例，這類裝置廣泛應用於智慧型手機與高階相機中，常使用大面積的曲線多邊形來捕捉更多光線，進而產生高解析度且低雜訊的影像。類似地，MEMS 裝置也常利用非常規幾何結構，以滿足機械、光學甚至生醫應用的特定需求。 然而，這些創新設計同時也帶來了不小的挑戰，特別是在「如何精確地萃取電阻」這個確保電路可靠性的關鍵步驟上。 為

作者： Juha Riippi 本篇文章將為你概述 Quanscient Allsolve 的主要功能，並從不同角度探討其效益。 不必再等模擬執行 Quanscient Allsolve 是完全雲端原生的軟體，一切都在雲端完成，軟體完全以瀏覽器為基礎。...

作者： Lee Wang 半導體產業正經歷從傳統的 2D 積體電路（IC）設計到更先進的 2.5D 與 3D 積體電路（3DIC）的轉型。推動這項轉型的驅動力，來自於突破摩爾定律限制，實現更高效能、效率與功能的需求。然而，技術的演進也帶來全新難題，特別是在熱管理方面。為因應這項難題，Calibre 3DThermal 應運而生，這套解決方案專為 3DIC 熱分析打造，它將重新定義我們處理熱效應的方式。 從 2D 到 3D 積體電路的演進 在傳統的 2D IC 設計中，所有元件都建構在單一晶粒（die）上，其擴充與效能的提升長期以來都遵循著摩爾定律。不過，隨著半導體技術的進步，設計重心已逐漸轉向 2.5D 與 3DIC 架構。這類架構透過垂直堆疊多顆小晶片（chiplet）或晶粒，不僅能整合更多功能，也能同步提升效能並降低功耗。 相較於 2DIC，2.5D 與 3DIC 設計具備更為多元的連接方式，例如矽穿孔（TSV）、凸塊接線（bump connections）與直接接合（direct bonding）等。這些設計複雜性也帶來更多需納入考量的因素

捐贈儀式後合影，照片左至右依序為恩萊特科技總經理蘇正宇、陽明交通大學電機學院李大嵩副校長、西門子EDA台灣暨東南亞區副總裁兼總經理林棨璇、陽明交通大學電機學院王蒞君院長。陽明交通大學／提供 為強化我國在半導體先進製程與系統設計領域的創新研發實力，國立陽明交通大學電機學院日前...

在開發光子神經網路時，是否曾面臨複雜時間序列模式無法準確辨識、設計流程耗時且難以驗證的挑戰？傳統光子神經網路（PNN）在處理需時間記憶的任務上，常受限於架構與性能瓶頸，難以滿足高速訊號處理的需求。 Nokia Bell Labs 團隊選擇 Latitude Design...