Calibre RealTime Custom DRC 將 Signoff 驗證交由客製化設計師處理
設計規則檢查 (DRC) 的假錯會隨著時間大幅增加，其中的原因包羅萬象。每個設計師都能證實，有越來越多的智慧財產 (IP) 已被用於現代的系統單晶片 (SoC) 設計中。這種 IP 可能來自非常多的不同來源；事實上，設計師往往會使用相同 IP 的多種版本，而這些 IP...
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- Jan 10
- 2 min
自動化後處理 DRC 錯誤可提高除錯生產力
設計規則檢查 (DRC) 的假錯會隨著時間大幅增加，其中的原因包羅萬象。每個設計師都能證實，有越來越多的智慧財產 (IP) 已被用於現代的系統單晶片 (SoC) 設計中。這種 IP 可能來自非常多的不同來源；事實上，設計師往往會使用相同 IP 的多種版本，而這些 IP...
- Jan 3
- 2 min
適用於高密度先進封裝的系統層級佈局後電性分析
封測代工廠 (OSAT) 公司及晶圓代工廠提供的 HDAP 產品數量持續增加中。若要將這類產品全面商品化，必須確保有可接受的良率以及符合設計要求的正確功能性。這樣的保證同樣適用於積體電路 (IC)，兩者都必須具備成熟合格的電子設計自動化 (EDA)...
- Dec 29, 2022
- 2 min
使用基於單元的 P2P/CD 驗證評估 ESD 防護強度
靜電放電 (ESD) 是積體電路 (IC) 設計中存在最久的可靠性問題之一。當兩個帶電荷的物件之間突然發生意外的電流流動時，就會發生 ESD 事件。在 IC 中，ESD 通常是由於電氣短路或介電質崩潰所引起。 ESD 事件總是會對電路實體造成損壞，可能導致 device...
- Dec 26, 2022
- 1 min
恩萊特科技榮獲「台灣電機電子優良中小企業」肯定
台灣電機電子優良中小企業由TEEMA 協同商務創新委員會針對「智慧物聯網」、「電子零組件」、「消費性電子產品」及「其他電機電子」產業之中小企業進行推廣，將甄選 40 家產業中持續精進與不斷創新的優良廠商，作為台灣優良企業形象及產業模範。...
- Dec 20, 2022
- 1 min
批次篩選條件：一種篩選大型 DRC 結果資料庫的更好和更快方法
在傳統除錯流程中，審查大型 DRC 結果資料庫 (RDB) 可能是相當耗時的階段，主要是因為與這些大型資料集相關的載入、篩選和顯示時間過長。尋找最有效的方法來篩選結果資料，對於最佳化結果除錯時間與資源使用量非常重要。雖然在 GUI...
- Dec 16, 2022
- 1 min
【半導體趨勢論壇 從晶片設計到智慧製造】圓滿落幕
「半導體趨勢論壇 從晶片設計到智慧製造」於2022年12月15日圓滿落幕，此次活動由恩萊特科技主辦，Siemens EDA 及南港 IC 設計育成中心協辦。 開幕儀式上由恩萊特科技蘇正宇總經理致歡迎詞並介紹貴賓，緊接著由 Siemens EDA Eddy Lu...
- Dec 13, 2022
- 2 min
PADS Professional 中的電路圖 AMS 模擬如何確保正確的設計意圖
PADS® Professional 有許多功能，其中內建的 Analog Mixed Signal (AMS) 模擬工具，讓您能使用 SPICE 和VHDL-AMS 模型來模擬電路圖設計。有了這兩個模型，您將獲得更大的彈性，方便驗證複雜的電氣系統。在進入 Layout...
- Dec 9, 2022
- 4 min
晶片驗證速度再進化 西門子EDA Calibre研討會重磅回歸
隨著半導體先進製程的技術不斷向前推移，晶片設計的挑戰性不斷提高，貿易戰對全球產業供應鏈等衝擊，電子設計自動化(EDA)工具領導供應商西門子EDA，為協助使用者獲得最即時、最專業資訊，於11月底在新竹國賓大飯店舉辦睽違近2年的「Siemens EDA Calibre Day...
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