By Dr. Andrew Tweedie 關於本次客座作者Dr. Andrew Tweedie 是 Kogsys 的創辦人兼執行長，該公司專注於超音波技術解決方案的顧問服務。他在工程、研發與新創領域擁有超過二十年的經驗，曾共同創辦雲端工程模擬平台 OnScale。...

作者：Rahul Nagaraja Quanscient，多物理場 FEM 軟體開發工程師。 重點摘要 半導體封裝設計日益複雜，需仰賴高擬真模擬以確保效能與可靠性。 傳統模擬方法難以應對現代微型化封裝所需的龐大運算量。 以雲端爲基礎的模擬提供一個具備支援高效且全方位分析所需...

Taylor Dowding Innovation 透過 PADS Professional App Suite 改善協同設計流程 Taylor Dowding Innovation Limited Taylor Dowding Innovation Limited 是一家位於英格蘭西北部威勒爾半島的公司，提供電子產品開發與專業技術顧問服務。自 2013 年成立以來，TDI 與英國及海外的客戶密切合作，規劃、打造並交付卓越的高效能、具成本效益且堅固耐用的先進技術產品。 https://td-innovation.com 總部： 英國柴郡內斯 產品： PADS Professional 產業領域： 電子、半導體元件 “透過 PADS Professional App Suite，所有人都能保持連線，並且確認我們所查看的是最新的設計資料。這消除了對資料完整性的任何疑慮。“ — Ben Dowding，Taylor Dowding Innovation Ltd. 執行長兼首席工程師 迎接複雜的設計挑戰 Taylor Dowding Innovatio

光子積體電路（PIC）是高速通訊、光學感測、光學雷達與光學運算等應用的關鍵元件。儘管目前多數採用 SOI（Silicon-on-Insulator）矽光平台，氮化矽（SiN）平台因具有低傳輸損耗、寬波長透明範圍與高功率容忍度等優勢，逐漸成為受矚目的替代方案。...

在設計光子晶體結構時，您是否曾面臨因模型複雜、參數彈性不足，導致模擬不易或製程無法對應的挑戰？傳統光子設計流程往往仰賴固定模板與手動調整，限制了創新研究與應用的可能性。 Latitude Design Systems的 PhotoCAD是一套高效能、多功能的程式碼驅動佈局設...

By Michael White and David Abercrombie 隨著IC設計的複雜度持續上升，各家公司紛紛採用「前期驗證」這種前瞻性的策略，將關鍵的驗證任務提前至設計流程的初期，藉此加快產品上市速度並提升設計品質。這個概念最早由軟體工程師Larry Smith於2001年提出，當時用於軟體測試領域。「前期驗證」強調及早發現問題，並透過自動化工具提升生產力，同時降低在設計流程後期發生高成本錯誤的風險。在IC設計領域中，「前期驗證」已不僅是一種趨勢，而是一種轉型策略，能將驗證與優化提早納入設計周期中，讓工程師能更有效地應對日益增加的設計複雜度。 什麼是IC設計中的前期驗證？ 簡單來說，前期驗證是指將關鍵的驗證與確認程序提前至設計流程的前段。傳統上，像是實體驗證與設計規則檢查（DRC）等關鍵驗證階段通常發生在設計流程的後期，這時若發現錯誤，可能會延誤量產並增加成本。透過將這些檢查「往前移動」——也就是所謂的「前期驗證」——設計人員能在正式簽核驗證前就提早發現並修正錯誤。 這種做法不只是小幅調整，而是面對IC設計（從系統單晶片 SoCs..

隨著資料中心對高頻寬與低功耗的需求日益增加，矽光子積體電路（PIC）需支援多波長通道與最高達21 dBm的光功率，以符合WDM與PAM4等技術要求。然而，傳統矽材料因具高非線性與高熱光係數（約1.8×10^-4/K），面臨雙光子吸收、自由載子吸收及溫漂等限制。...

在處理類比或射頻設計時，您是否也曾因元件匹配不佳、對稱性錯位，導致效能不穩或反覆 tapeout 延誤？傳統佈局驗證方式無法捕捉具電氣與環境感知的對稱需求，導致除錯流程冗長。Siemens Calibre® 導入進階對稱性檢查技術，協助設計團隊在設計初期即發現並修正對稱性問題，顯著提升產品良率與驗證效率。 為什麼選擇 Calibre 對稱性檢查？ 全面電氣感知：可辨識差分訊號、共心元件等對稱關係，結合網表與實體版圖進行交叉比對。 從前端到製造流程涵蓋：支援從佈局規劃、MP 染色、填充、封裝等階段的對稱檢查。 批次與互動支援：可在 Calibre RealTime 中即時視覺化錯誤，或批次檢查整體設計。  支援模糊對稱：提供面積、長度容差設定，協助工程師聚焦真正關鍵的 mismatch 問題。  無需額外開發：透過內建 XML 流程與圖樣比對技術，即可快速啟用檢查條件與除錯。 常見應用情境 驗證差分訊號路徑對稱性 確保多指元件匹配一致 排除不具設計風險的「容許差異」 辨識填充後產生的結構偏移 輔助記憶體、RF、光子設計穩健性分析 結論 Calibr

By Dina Medhat 靜電放電（ESD）事件會對未加保護的積體電路（IC）造成嚴重損害。ESD事件是由兩個帶電物體之間突如其來且不可預期的電流流動所引發，可能的成因包括接觸、電氣短路或絕緣層擊穿。 無論其成因為何，所有ESD事件都可能導致金屬熔化、接面擊穿或氧化層失效。若未妥善預防，ESD可能在電子元件的任何製造階段或實際應用中造成損壞。ESD事件可能導致IC提早失效，或無法達到設計功能，這兩者都會對產品的市場聲譽造成不良影響。 當然，這些您早已知曉，因為您需依照設計規範手冊中所列的ESD設計規則，在電路圖與佈局中加入ESD防護機制（如圖1所示）。但現在您面臨的是2.5D或3D積體電路設計的ESD保護挑戰。該怎麼辦呢？您可以採用全新的Calibre 3DPERC（die2die）方法，進行自動化的ESD驗證，有效且精確地應對2.5D/3D IC設計中日益複雜的ESD韌性挑戰。 圖1：典型的ESD防護架構。 關於2.5D與3D積體電路 2.5D/3D積體電路已逐漸發展為解決各種設計與整合挑戰的創新方案。2.5D積體電路是將多顆晶粒並排放置於