By Jonathan Muirhead 積體電路（IC）設計，特別是在類比與射頻（RF）電路領域，需極為注重細節，以確保良好的可製造性與高效能的晶圓品質。在此過程中，「匹配」與「對稱性」的概念扮演關鍵角色，尤其是在差分對與電流鏡等拓撲結構中更是如此。接下來，讓我們簡要探討這些原則的演進，以及近期在驗證技術方面的進展，以確保設計符合相關規範。 為什麼對稱性很重要 對稱性不只是外觀上的美觀問題。在積體電路設計中，對稱性對於電路的功能與可靠性至關重要。差動對中繪製相同的 MOSFET 元件，必須在整個佈局流程中保持基本一致，才能維持相同的電氣性能。圖一說明了對稱性如何有助於降低應力與跨長度變異（ACVL）所帶來的影響。 圖一：用於元件參數匹配的一維共心（交錯式）技術。 傳統對稱設計技術 為了確保元件能圍繞中心軸保持對稱，常使用如「共心設計（common centroid）」等技術。這對於減少晶片製程變異所造成的匹配誤差至關重要。此設計方式會將元件配置於以某一中心點或中心軸為基準的對稱位置，使製程變異對雙方元件的影響一致，進而維持其匹配特性。 維持對稱

By Sara Khalaf 對稱性在積體電路設計中扮演關鍵角色，有助於確保元件行為平衡、降低失配風險，並提升良率。然而，驗證對稱性傳統上是一項繁瑣且耗時的工作。許多設計人員常常需要花費大量時間手動檢查佈局，或撰寫複雜的驗證規則，卻仍可能在設計流程的後期，甚至是晶片製造後，才發現與對稱性相關的問題。 透過 Calibre 互動式對稱性檢查，設計人員現在可以在設計環境中即時掌握對稱性問題，這項強大的工具讓驗證任務得以前移至設計階段進行，更早發現並修正潛在問題，而非等到簽核階段或製造完成後才處理。這樣的方式可大幅減少設計迭代、降低返工成本，並加快送交製造的時程。此解決方案完全自動化、無需撰寫程式碼，只需幾下滑鼠點擊即可完成操作。 傳統對稱性檢查方法的挑戰 傳統的對稱性驗證方式存在多項限制，容易導致效率低落與設計時程延誤。以下是幾種常見技術及其缺點： 手動使用尺規測量： 設計人員需手動測量距離與元件位置以確認對稱性。這種方式不僅緩慢又繁瑣，也容易發生人為錯誤—若錯過關鍵測量，可能導致在設計流程後期才發現問題。 撰寫自訂規則： 有些設計人員會試圖撰寫自訂

定向耦合器（Directional Coupler, DC）是矽光子元件中關鍵的組件之一，廣泛應用於功率分光、調變器與波分多工（WDM）等功能。但傳統直線型DC因材料色散，導致耦合比隨波長變化，無法在寬頻範圍內維持理想的50:50分光比例，影響系統穩定性與效能。...

在現今 IC 設計節奏飛快的市場裡，時間就是競爭力。你可能也曾經歷過這樣的狀況：所有佈局都已就緒，卻在簽核階段才被 DRC（設計規則檢查）攔下，導致反覆修正、無止盡的執行等待，讓時程一延再延，甚至壓縮後段製程的驗證時間。 Siemens 最新技術白皮書指出：透過「Shift-left」設計思維，也就是將 DRC 驗證前移至設計初期，搭配 Calibre nmDRC Recon 的在地化區域檢查策略，就能有效解決這個老問題。 拒絕設計修正地獄，Calibre nmDRC Recon 帶來什麼？ 在這份《The Power of Shift-left DRC Verification》白皮書中，Siemens 團隊分享了如何以 nmDRC Recon 為核心，打造更快、更輕量的驗證流程： 只針對「區域性檢查」執行，避免全佈局重跑、減少記憶體與 CPU 負擔 自動辨識「尚未完成」元件區域並套用 auto-waiver，避免誤報干擾修正焦點 搭配 Calibre nmLVS Recon SI 可快速排除短路、加速迭代收斂 結合split-deck平行執行

By Burcu Coskunsu 本文專家貢獻者Dr. Abhishek Deshmukh 與 Rahul Nagaraja 應用工程團隊 重點摘要 MEMS 陀螺儀是應用於消費性電子產品、車用系統、工業自動化等領域的小型感測器。 設計 MEMS...

By Yaron Tayar and lydiatokmakidou Steph Chavez，Siemens EDA 電子產業持續演進，對於更快速、高效率且精準的PCB設計與製造需求也與日俱增。傳統的PCB設計流程往往相當繁瑣，需要多次反覆修正、設計端與製造端來回溝通，並且經常導致高昂的錯誤成本。 在PCB設計與製造流程中，以下三個主要障礙可能會妨礙專案的順利完成： 技術諮詢（Technical Queries, TQs）－ 當製造商在設計資料中遇到嚴重問題，無法繼續進行製造時，就會提出技術諮詢（TQs）。這會導致專案延遲，迫使設計團隊緊急處理問題，進而提高成本並延誤時程。 你可能最不想聽到或看到的詞就是「技術諮詢（Technical Queries, TQs）」，這通常代表你的設計資料（數據內容）需要在製造前盡速處理。在多數情況下，這會導致專案時程延誤，並增加工程人力成本來處理這些技術問題。 設計端與製造端之間的溝通落差－ 傳統的PCB設計流程常因設計人員與製造人員之間的溝通不良而導致錯誤與效率低落。設計期望與製造能力之間的落差，經常造成昂貴

從設計到驗證全面加速，提升 IC 設計精度與效率 日本知名功率 IC 設計公司 TOREX Semiconductor 採用 Siemens EDA 的 Custom IC 類比/混合訊號設計平台，成功開發出尺寸最小、效能卓越的升壓 DC/DC 電源轉換器。新一代 XC9281/XC9282 系列不僅整合 TOREX 專利控制架構，更在封裝尺寸、功耗與雜訊控制上實現重大突破，成為行動裝置與車載應用的首選解決方案。 Custom IC 提供從電路圖輸入、模擬、Layout 編輯到物理驗證的完整流程，協助 TOREX 在縮短設計週期的同時，大幅提升產品可靠性與研發彈性。 TOREX × Siemens Custom IC 的關鍵成果 🟢 打造最小電源轉換器封裝： TOREX 利用 Custom IC 重新定義元件配置與封裝策略，將整體封裝尺寸縮小至傳統產品的 十分之一，大幅提升空間利用效率。 🟢 簡化設計流程、消除人為錯誤： 透過 Custom IC 提供的直覺式設計環境，TOREX 實現高度整合與視覺化的設計管理，並藉由自動化模擬結果與 Tes

By Bassem Riad 隨著製程幾何尺寸持續縮小，計算光學對 CPU 資源的需求日益提高，不僅需要更強大的運算能力，還需要更多資源來支援日益複雜的演算法與更高精度的元件模型。執行如光學鄰近效應修正（OPC）、光罩製程修正（MPC）以及光罩資料準備（MDP）等 Tapeout 後流程（PTOF）任務，已經逼近傳統內部部署資源的極限，導致工作負載難以預測並面臨重大的擴展性挑戰。 Siemens EDA 為 AWS 所打造的參考環境，透過關鍵優化來因應這些挑戰，包括動態擴展以最大化資源使用率與執行效率，並透過硬體監控來微調運算實例的類型。Cloud Flight Plans 則引導使用者順利遷移至雲端環境，同時 Siemens EDA 也提供強大的叢集管理工具與大規模擴展能力。 雲端：解決長期以來難題的方案 雲端運算已被證實是解決 EDA 公司多年來運算挑戰的有效方案。以下是雲端運算在 Tapeout 後流程中之所以具備優勢（且日益成為必要選擇）的幾個原因： 成本效益： 省去前期資本投入，改採隨用隨付的計費模式，並可利用 AWS 的 Spot I

在進行設計規則檢查（DRC）除錯時，您是否也曾為了開啟幾百 GB 的 RDB（結果資料庫）檔案、處理數百萬條錯誤訊息而感到頭痛？傳統的 GUI 篩選方式，不僅耗時，也佔用大量記憶體資源，導致整體效率低落。Siemens 推出的 Calibre® RVE 批次篩選流程，提供了一種更聰明、更快速的除錯選擇，讓設計團隊能夠專注處理最關鍵的問題，大幅提升 tapeout 效率。 為什麼選擇 Calibre RVE 批次篩選？ 避免完整載入超大 RDB：批次篩選流程可在不載入整個 RDB 的情況下，根據篩選條件產出較小的 RDB 檔案。 記憶體資源大幅下降：例如，從一個 110GB RDB 中萃取部分檢查結果的過程中，記憶體使用量從 77.7GB 降到 1.5～10.5GB。 執行效率明顯提升：相比 GUI 篩選需 1 小時，批次篩選與載入所需總時間不到 1 小時，還能一次產出多組針對性資料。 彈性建構篩選條件：支援檢查名稱、屬性範圍（如 CD 值）等邏輯組合，建立高度客製的篩選條件。 跨團隊重複使用：篩選語法可簡易分享與重用，強化團隊協作效率。 常見應用