降低矽光子晶片測試成本的挑戰 光子積體電路（Si PIC）具備高效能與成本優勢，為先進通訊與運算應用的重要平台。然而，量產過程中的測試成本仍是瓶頸。傳統在封裝後進行的晶粒層級（chip-level）測試不僅費時且浪費資源。本文介紹一種由Eissa等人提出的耦合架構，結合光柵耦合器（Grating Couplers, GCs）與光斑尺寸轉換器（Spot-Size Converters, SSCs），可支援晶圓層級（wafer-level）與晶粒層級測試，有助於提前篩選良率晶粒、降低測試總成本。 耦合架構設計：GC與SSC結合的雙重測試途徑 本架構將 SSCs與GCs整合於同一光子積體電路上。晶圓階段可透過表面上的GC與光纖陣列進行非侵入式測試；待晶片切割後，則可透過SSCs進行邊緣耦合測試。此設計允許僅對通過晶圓測試的已知良品（known-good dies）進行封裝，降低封裝階段的冗餘測試。 實驗驗證：以環形共振器進行測試比較 研究中選用環形共振器（Ring Resonator, RR）作為測試裝置。晶圓測試時，透過1×12的GC陣列與光纖陣列對

2.5D IC架構下的設計挑戰 隨著摩爾定律接近物理極限，半導體產業正轉向2.5D與3D IC技術。2.5D整合架構透過interposer（中介層）將多顆chiplet（晶粒）結合，具備異質整合彈性，但也面臨擺放配置與熱管理的複雜挑戰。本研究提出一套可同時進行布線長度優化與熱效應分析的2.5D晶粒配置設計框架。 擺放優化架構：兩階段處理流程 整體設計流程分為兩階段： 初始擺放階段使用SP-Tree（Sequence Pair Tree）進行配置，優化晶粒間的布線長度。 後處理階段則納入熱模擬資料，進一步調整晶粒位置以降低熱集中現象。 設計考量包括interposer尺寸限制、晶粒間間距要求等，作為優化演算法的初始條件。 SP-Tree方法：比CSP-Tree更具效率的結構 SP-Tree比舊有CSP-Tree具更高的表示效率與實體可行性，能避免產生無效或重複解。其透過平行分支界限（Branch-and-Bound）法進行深度搜尋，每個節點代表晶粒的旋轉方向與擺放序列（例如朝北、東等），有助於快速收斂至可行解。 空白區域最佳化：分層次的晶粒移動策

作者： Burcu Coskunsu 重點摘要 反問題（Inverse problems）可透過最小化模擬與實驗數據之間的差異，來估測材料特性 透過 API 驅動的工作流程，Quanscient Allsolve 能自動化整個過程，減少人工操作並加快最佳化速度...

矽光平台的瓶頸與解方 矽光子技術因其與CMOS製程兼容性高，並擁有成熟的SOI（Silicon-On-Insulator）與SiN（Silicon Nitride）平台，成為光電整合的發展重點。然而，矽的間接能隙特性導致本身無法作為有效光源，因此須整合具發光能力的III-V族材料（如InP系增益材料）來應用於電信波段。 過去常見的整合方式為邊緣耦合（edge-coupling），能提供低於1 dB的低損耗、寬頻、偏振無關的光耦合性能。本研究提出一項創新做法——透過「微轉印（Micro-Transfer-Printing, μTP）」技術實現的混合式外腔雷射（Hybrid External Cavity Laser, HECL）整合，成功在SOI與SiN平台上實現高整合度單模雷射輸出。 微轉印整合技術：異質整合的關鍵 由於InP材料與矽基底晶格不匹配，直接成長技術難度高且製程不穩定。μTP提供一種高效率、平行化且可大規模轉移的解決方案，可將III-V材料以次微米精度轉印至任意平台，並有效節省材料使用。 本研究透過μTP技術，將已蝕刻的InP反射式光

恩萊特科技於台北舉辦『矽光子設計到量產：CPO與異質整合技術論壇』，匯聚產學專家探討AI高速運算與資料中心需求，共同推動矽光子商用化與半導體新世代發展。

作者： Dr. Andrew Tweedie 重點摘要 微機電超音波傳感器（Micromachined Ultrasonic Transducers，簡稱 MUT）大幅提升超音波影像技術，使其更精巧、可攜、普及 高效能 MUT...

作者： Juha Riippi 當今科技進步的速度令人驚嘆。在這個高速發展的環境中，有一件事始終不變——模擬在推動創新的過程中扮演著關鍵角色。模擬在各行各業的設計與開發中都是不可或缺的。然而，先進模擬在某些產業中仍未被充分發揮，特別是在微機電系統（MEMS）領域。...

AI時代下的通訊瓶頸 隨著人工智慧（AI）運算需求飆升，晶片間資料傳輸速率與能效成為系統效能的關鍵瓶頸。儘管運算能力大幅提升，傳統電連結受限於距離與能耗，嚴重拖慢整體處理效率。本文提出以3D光子整合技術打造全新晶片間光連結架構，達成前所未有的低能耗與高頻寬密度。 技術核心：電子與光子晶片垂直整合 研究團隊設計出一套3D光子整合晶片系統，將28nm CMOS電子晶片與矽基光子晶片堆疊結合。透過Cu-Sn微凸塊鍵合技術，在15μm間距下實現2,304條高速連結，成功達成高密度、高頻寬整合。 光子晶片整合微環共振調變器與Ge光偵測器，與下層電子控制電路無縫結合，完成完整的電-光-電轉換路徑。 子系統設計與能耗特性 系統包含80組發射器與接收器，分布於20條光波導匯流排，每條支援4波長通道。關鍵元件如下： 微環共振調變器：實現50 fJ/bit超低功耗光訊號調變 接收器設計：以微環濾波與Ge光偵測器搭配前級放大器，僅耗70 fJ/bit即能準確還原電訊號，資料率達10 Gbps 整體效能表現 實驗驗證顯示該3D光子晶片系統達成以下指標： 總能耗：僅120

重複執行佈局與電路圖（LVS）比對，可能嚴重延誤專案時程。佈局中大量短路網路是導致連接錯誤的主要原因，並構成多數 LVS 違規。當需處理數千個此類問題時，除錯變得耗時且人力密集，工程師常需在多個環境間切換進行除錯與重跑 LVS，不僅中斷工作流程，也增加驗證週期。 本文說明 Calibre RVE ISI Flow 搭配 Calibre nmLVS Recon 與 Calibre RVE 結果檢視器整合後，如何大幅提升 LVS 除錯效率。此組合能更快速、高效地隔離並解決短路網路問題，最終提升設計品質並縮短上市時間。 理解 LVS 短路隔離的挑戰 短路網路日益複雜 單一短路網路可能包含多條路徑，準確定位其位置具有挑戰性。在如 5 奈米等先進製程節點中，設計可能含超過 15,000 個短路，人工檢查與除錯變得不切實際。 人工檢查的限制 傳統 LVS 除錯常需在不同環境中切換：以圖形介面（GUI）進行短路除錯，再透過命令列執行 LVS。此種切換效率低且易出錯。對含數十億元件的大型設計而言，以人工檢查短路既耗時又易錯。圖一顯示傳統 LVS 除錯流程中需在