Thu, Jun 11 | Online Webinar 線上研討會

確保高速DDR4的訊號品質

DDR 介面的正常工作,要求滿足不同訊號組之間的訊號完整性和時序要求。為了減少改版次數,在PCB製造之前,通過驗證從而確保設計滿足所有要求。傳統上,工程師依靠訊號完整性專家來進行模擬驗證工作,完全晶片廠商提供的PCB設計指導,不進行任何模擬驗證工作,希望能夠通過物理原型測試發現設計缺陷。不斷升高的速率,DDR介面的工作餘量越來越小,簡單的遵循物理設計規則已經不能滿足設計要求。
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確保高速DDR4的訊號品質

Time & Location

Jun 11, 2020, 10:00 AM – 11:00 AM GMT+8
Online Webinar 線上研討會

About the Event

概述

DDR 介面的正常工作,要求滿足不同訊號組之間的訊號完整性和時序要求。為了減少改版次數,在PCB製造之前,通過驗證從而確保設計滿足所有要求。傳統上,工程師依靠訊號完整性專家來進行模擬驗證工作,完全晶片廠商提供的PCB設計指導,不進行任何模擬驗證工作,希望能夠通過物理原型測試發現設計缺陷。不斷升高的速率,DDR介面的工作餘量越來越小,簡單的遵循物理設計規則已經不能滿足設計要求。

本次全中文網路研討會,將討論DDR設計中電氣規則的特殊性,演示如何使用HyperLynx快速進行佈線後的模擬驗證,讓訊號完整性專家從日常工作解脫出來,專注於更具有挑戰性的系統驗證工作。

您將了解到
  • DDR介面的訊號完整性和時序電氣規則
  • “遵循設計指導佈線”為何不再完美
  • 為什麼JEDEC 規範只能提供驗證所需的部分資訊
  • Controller/DRAM 配置對佈線規則的影響
  • HyperLynx 佈線後驗證助力設計優化
邀請對象
  • 硬體設計工程師
  • PCB設計工程師
  • 設計工程經理
  • 產品研發總監
  • 訊號完整性工程師

講師介紹

Jianwei Hu先生在EDA行業已經有20年的經驗。他目前在負責PCB模擬分析產品技術支援,並且管理亞太區Mentor EDA經銷部門應用工程師團隊,且在高速PCB設計領域裡擁有豐富的經驗和背景。在加入Mentor前,曾在Cadence任職高級應用工程師,負責支援Cadence PCB設計及模擬工具。1999年畢業於東南大學,並獲得數位信號處理碩士學位。

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