top of page

確保高速DDR4的訊號品質

6月11日 週四

|

Online Webinar 線上研討會

DDR 介面的正常工作,要求滿足不同訊號組之間的訊號完整性和時序要求。為了減少改版次數,在PCB製造之前,通過驗證從而確保設計滿足所有要求。傳統上,工程師依靠訊號完整性專家來進行模擬驗證工作,完全晶片廠商提供的PCB設計指導,不進行任何模擬驗證工作,希望能夠通過物理原型測試發現設計缺陷。不斷升高的速率,DDR介面的工作餘量越來越小,簡單的遵循物理設計規則已經不能滿足設計要求。

Registration is Closed
See other events
確保高速DDR4的訊號品質
確保高速DDR4的訊號品質

時間 & 地點

2020年6月11日 上午10:00 – 上午11:00 [GMT+8]

Online Webinar 線上研討會

活動簡介

概述

DDR 介面的正常工作,要求滿足不同訊號組之間的訊號完整性和時序要求。為了減少改版次數,在PCB製造之前,通過驗證從而確保設計滿足所有要求。傳統上,工程師依靠訊號完整性專家來進行模擬驗證工作,完全晶片廠商提供的PCB設計指導,不進行任何模擬驗證工作,希望能夠通過物理原型測試發現設計缺陷。不斷升高的速率,DDR介面的工作餘量越來越小,簡單的遵循物理設計規則已經不能滿足設計要求。

本次全中文網路研討會,將討論DDR設計中電氣規則的特殊性,演示如何使用HyperLynx快速進行佈線後的模擬驗證,讓訊號完整性專家從日常工作解脫出來,專注於更具有挑戰性的系統驗證工作。

您將了解到

  • DDR介面的訊號完整性和時序電氣規則

  • “遵循設計指導佈線”為何不再完美

分享活動

300195 新竹市東區光復路二段295號7樓之3

7F.-3, No. 295, Sec. 2, Guangfu Rd.,

East Dist., Hsinchu City 300195, Taiwan

T +886-3-602-7403
F +886-3-563-0016

​E sales@enlight-tec.com

Siemens EDA Solution Partner
  • Facebook
  • LinkedIn
  • YouTube

©2025 Enlight Technology Co., Ltd. All Rights Reserved
未經我們事前書面同意,任何人皆不得將本網站上刊登之著作,以任何方式進行利用,如有侵害我們的權益,我們將依法追究相關法律責任。
法律顧問:誠創法律事務所

bottom of page