Thu, Jun 18 | 線上研討會
如何優化DDR4設計的成本和性能
工程師通常依賴晶片廠商提供的準則來進行PCB 佈局，但並不是每個設計都能夠遵循這些規則。DDR 佈局指南還可能讓電路板的製造成本變多，因為它們往往過於保守。長期以來，專業的 SI 工程師一直使用預先佈局模擬來開發優化自己的佈局規則，以優化其針對特定應用的設計質量和成本，但 SI 專家在大多數公司中都是珍貴且稀有的人力資源。
DDR 設計質量的不同設計變數，並展示硬體工程師及Layout工程師如何使用 HyperLynx 預先佈局模擬來開發佈局規則，從而優化設計利潤並降低成本。
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Time & Location
Jun 18, 2020, 10:00 AM – 11:00 AM GMT+8
線上研討會
About the Event
概述
工程師通常依賴晶片廠商提供的準則來進行PCB 佈局，但並不是每個設計都能夠遵循這些規則。DDR 佈局指南還可能讓電路板的製造成本變多，因為它們往往過於保守。長期以來，專業的 SI 工程師一直使用預先佈局模擬來開發優化自己的佈局規則，以優化其針對特定應用的設計質量和成本，但 SI 專家在大多數公司中都是珍貴且稀有的人力資源。 DDR 設計質量的不同設計變數，並展示硬體工程師及Layout工程師如何使用 HyperLynx 預先佈局模擬來開發佈局規則，從而優化設計利潤並降低成本。
您將了解到- 設計疊構以滿足阻抗要求
- 平衡阻抗與串擾的不同組內間距要求
- 基於串擾要求，平衡驅動力和組內間距的要求
- 通過模擬分析獲取板級設計規則
- 在PCB設計之前預計設計餘量
- 優化驅動力和ODT設置
- 硬體設計工程師
- PCB設計工程師
- 設計工程經理
- 產品研發總監
- 訊號完整性工程師
胡建偉先生在EDA行業已經有20年的經驗。他目前在負責PCB模擬分析產品技術支援，並且管理亞太區Mentor EDA經銷部門應用工程師團隊，且在高速PCB設計領域裡擁有豐富的經驗和背景。在加入Mentor前，曾在Cadence任職高級應用工程師，負責支援Cadence PCB設計及模擬工具。1999年畢業於東南大學，並獲得數位信號處理碩士學位。
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