在設計 PCB 時，你是否也曾遇過這樣的狀況：設計資料送出後才被組裝廠打回票，說替代料裝不上、測試點探針根本無法存取，整個專案只能重工重來？傳統元件庫只有 CAD 禁佈區資料，無法反映真實封裝尺寸與焊接規範，導致可製造性問題一路拖到組裝端才被發現。 Siemens Valor Parts Library（VPL）將超過十億筆電子元件的精確物理模型整合進 DFM 流程，讓設計團隊在佈局階段就能提前識別並修正製造問題，大幅降低重工風險與產品上市延誤。 為什麼選擇 Valor Parts Library？ 精確封裝模型，DFM 才能真正到位：VPL 提供完整的封裝本體、接腳接觸區域、高度與間距資料，遠超 CAD 禁佈區所能呈現的資訊，組裝層級 DFM 分析的品質直接取決於此。 替代料風險設計端就能量化：透過 AML/AVL 整合，VPL 自動建構複合本體，確保所有替代料都能貼合設計空間，換料不再是未爆彈。 焊接可靠度依 IPC 標準全面驗證：依循 IPC-7351B 與 IPC-2221規範，針對 SMT 趾部、跟部、側面圓角與通孔接腳進行焊接驗證，B

恩萊特科技正式攜手 yieldWerx，將先進的自動化預測分析與良率診斷技術引進台灣半導體生態系，助力業者在先進封裝與矽光子趨勢下，加速良率學習並縮短產品上市時程。

By Keith Felton 推動次世代半導體整合技術 Innovator3D IC 解決方案套件 2510 版本是這套完整平台的首次重磅發布，這是一個一個專為 2.5D 與 3D 異質整合（heterogeneous integration）半導體封裝複雜工作流程量身打造的無縫整合平台。此套件整合四大核心技術，在設計規劃、原型驗證、分析模擬與資料管理等面向，為先進半導體創新提供無可比擬的全方位能力。 Innovator3D IC 解決方案套件一覽 2510 版本提供了一個完整的整合生態系，包含： Innovator3D IC Integrator（i3DI）： 快速、預測性的 ASIC 與晶粒（chiplet）整合，搭配數位孿生（digital twin）建模，以優化封裝設計、模擬，以及製造交接流程。 Innovator3D IC Layout（i3DL）： 針對先進基板與中介層（interposer）的協作式、規則驅動物理設計，直接符合主要晶圓廠認證規範。 Innovator3D IC Protocol Analyzer（i3DPA）：

By Romain Petit 隨著Veloce proFPGA CS 問世，半導體產業正迎來一項令人振奮的突破，這是市場上首款基於 VP1902 FPGA 的軟體原型解決方案。除了亮眼的架構設計、模組化、可擴充性與高效能之外，Veloce proFPGA CS 更因將設計師的使用體驗列為核心優先考量，在同類產品中脫穎而出。 本文將深入探討 Veloce proFPGA CS 的全面可視性除錯能力，這項功能由創新且獨特的重建演算法所驅動，從根本上改變了設計師面對除錯工作的方式。此外，我們也將介紹記憶體後門存取功能的無縫整合，這項特性讓設計師得以快速驗證不同的應用情境。 在設計複雜度急速攀升的今日，傳統的探針式除錯方法已難以為繼。探針式除錯或許能提供有限的暫存器訊號可視性，卻缺乏對所有訊號進行詳細分析所需的細緻度，阻礙了快速且精準定位錯誤根源的效率。 隨著設計日益複雜、數百個互連元件相互交織，能夠全面掌握系統行為已成為不可妥協的關鍵需求。proFPGA CS 所提供的創新重建演算法，正是讓設計師得以洞悉錯誤成因的核心利器。 全面可視性，從此不再是夢

By Jake Wiltgen 技術進步正以驚人的速度持續發展，各行各業對高可靠性系統的需求至關重要。安全關鍵系統、高效能運算及異質運算，僅是要求極致可靠性的終端市場中的一部分。 目前有三大重要趨勢正形塑著可測試性設計（DFT）的領域： 技術縮放 代表在先進製程節點中執行新一代 DFT 架構，以維持良率與利潤。 設計縮放 涵蓋了在高度複雜的架構（SoC、3DIC 等）交付可靠產品所需的階層式 DFT 方法論。 系統縮放 包含確保矽晶圓在整個生命週期中具備極高可靠性的測試技術。 Tessent 矽晶片生命週期解決方案是業界領導者，提供具備成本效益且可擴展的測試解決方案，旨在解決各項首要關注的問題：測試機執行時間、高缺陷覆蓋率、降低測試功耗等。簡單來說，就是處理最棘手的核心難題。 然而，我們絕不能忽略另一個不容忽視的挑戰，即規模雖小但正快速演進且日益嚴峻的課題：DFT 驗證。 不斷演進的 DFT 驗證範式 驗證工作量與數據量的增長，正是應對產業三大趨勢後的結果。 在技術縮放層級，為了在日益增加的製程角與故障模型下進行全面驗證，單一區塊的成本正不斷攀升

By David Haboud 數位設計線索如何連結概念、設計與製造，以降低風險、重工並縮短上市時間 經過數週仔細的零件選用與電路最佳化，您的電子工程團隊終於完成了電路圖。他們將其交接給 PCB 佈局團隊，後者配置了一些關鍵的邊緣連接器供機構團隊審核。與此同時，機構團隊卻在使用不同的 CAD 模型進行開發，而未察覺資料不一致。數週後進入製造階段，您才面臨到原本能在數週前就發現的組裝問題。這聽起來是否很耳熟？ 遺憾的是，這種令人沮喪且成本高昂的過程，在各種規模的團隊中都屢見不見。當設計資料在團隊、工具與開發階段之間產生碎片化時，後果將會接踵而至：遺漏的需求迫使設計在後期必須重做；手動重複輸入資料引入了錯誤；製造端的突發狀況延誤了產品上市；而壓縮的重工週期則給已經精疲力竭的團隊帶來了巨大的壓力。 但如果情況不必如此呢？如果您的整個設計旅程——從初步概念到最終生產——都能無縫連接，讓每一項決策、需求與約束條件都能智慧地流轉於各個階段，情況會如何？ 答案就在於數位設計線索：它是將碎片化流程轉化為整合式、智慧化設計工作流的連結組織。 將設計意圖與製造現實相

By Saurabh Kulkarni 隨著汽車產業迅速演進，自動駕駛、電氣化及先進駕駛輔助系統 (ADAS) 的興起，對於強健功能安全解決方案的需求已變得至關重要。達成 ISO 26262 功能安全標準的合規性，是任何汽車電子系統的核心要求。西門子的 Solido 客製化 IC 平台提供經過 ISO 26262 認證的設計與驗證工具，協助汽車製造商與供應商在其客製化積體電路開發流程中，無縫整合功能安全設計。 Solido 客製化 IC 平台包含 Solido Design Environment 、 Solido Simulation Suite 以及 Solido Crosscheck （隸屬於 Solido IP Validation Suite），這些工具均已通過 ISO 26262 標準認證。這些解決方案利用先進技術，例如高標準差驗證、精確的長期老化與可靠性評估，以及電晶體層級的缺陷模擬，確保汽車 IC 在數十年的運作週期中，仍能維持十億分之一等級的極低故障率。透過整合 Solido 的認證工具，汽車廠商能夠加速產品上市時間、降低開發

By Siemens Xcelerator Academy 隨著積體電路元件不斷演進，供應商提出的電力需求也日益嚴苛。這些要求體現在電路板層級的PDN 阻抗上；若阻抗過高，會阻礙電力高效且及時地傳輸至 IC，這種情況就如同尖峰時段的交通壅塞。 在尖峰時段，大量人口正在兩地之間移動。這是否會導致人們最終無法到達目的地？答案是否定的，如果他們沒有仔細規劃時間，就只是比預期晚到而已。 PDN 的交流 (AC) 行為與此情境非常相似。當 IC 的電晶體在不同狀態間切換時，PDN 必須經過良好設計，以滿足 IC 的電流需求，特別是電流需求中的高頻成分。然而，若 PDN 阻抗過高，將導致 IC 無法正確切換。PDN 阻抗是否會最終阻止高頻電流到達 IC？不會，它們只是比 IC 要求的時間更晚到達，進而導致電晶體無法正常切換。 在設計 PDN 時，該如何預防這種情況？答案是加入局部儲能元件：去耦電容。與其等待電壓調節器 (VRM) 供應高頻電流，局部的去耦電容會即時放電滿足高頻電流需求，這就像是為交通亮起了綠燈！ 此外，還有一種固有電容，它是 PDN...

By John McMillan 現代的晶片佈局比以往任何時候都更加複雜，融合了各種自定義與第三方智慧財產權（IP）區塊。確保這些精密佈局的完整性與對稱性，對於元件效能、可靠性以及可製造性至關重要。傳統上，諸如 IP 檢查與對稱性驗證等驗證任務，主要依賴區塊設計師採用正確式設計 (correct-by-construction) 的技術，並在設計週期後期才透過人工目視檢查與 DRC 基本規則進行最終確認。然而，這種後期驗證的方法可能導致最終定案延遲，進而減緩產品上市速度，甚至更糟的是，導致元件可靠性不佳甚至失效。 為了應對這些挑戰，「左移」驗證方法（如圖 1 所示）將關鍵檢查提前至設計流程的早期階段。西門子的 Calibre Pattern Matching 技術讓 IC 設計師能夠驗證 IP 放置、確認對稱性，並進行互動式除錯——無需撰寫複雜的程式碼規則。這種前瞻性的方法能無縫整合至現有的設計流程中，減少設計迭代次數，並加速定案進程。 圖 1. 左移驗證流程圖，展示了 Calibre Pattern Matching 的功能，以及如何將其應用