如果您曾看著您的模擬完美通過，卻在實驗室中看到您的矽晶片失效，您就能體會到看不見的設計問題所帶來的真正挫敗感。隨著晶片製造邁向最先進的製程節點—例如7奈米、5奈米及更小的節點—寄生效應，像是電阻、電容和電感，不再只是微不足道的附註。它們已成為效能與可靠性的主要障礙。而最危險的威脅往往隱藏在網表單獨無法觸及的地方。 在下文中，我們將探討進階視覺化技術—像是熱圖、基於層次的分析以及實體到電氣的映射—如何協助IC團隊發現、理解並修復設計中這些隱藏的敵人。無論您是現有的Calibre xACT或Calibre xRC使用者，尋求提升您的除錯能力，或者您正在研究下一代工作流程，現在是時候擺脫憑藉經驗的猜測，為您的矽晶片帶來清晰的洞察。 隱藏的寄生效應：現代晶片中的無聲破壞者 寄生效應並非源於您在電路圖上設計的內容，而是來自於設計如何被佈局和製造。金屬層的繞線、堆疊，甚至彼此間的鄰近性，都會在您的晶片中產生不必要的電阻、電容和電感。隨著設計縮小且複雜度提高—特別是在高速、高密度和3D結構中—這些寄生效應會呈現指數級增長。 為什麼這點很重要？在5奈米製程節點，

恩萊特科技參與 OPTIC 2025，持續深化產學界互動。圖為中華民國光電學會副秘書長許晉瑋（右），與恩萊特科技業務總監門杰（左）針對矽光子設計平台發展趨勢進行交流。 隨著矽光子技術成為 AI 與高速運算的關鍵解方，如何從實驗室研發順利跨越到晶圓廠量產，成為產業關注焦點。恩萊特科技日前參與台灣光電領域年度盛會「OPTIC 2025」，現場展出合作夥伴之光半導體（Latitude Design Systems）的「PIC Studio」光電整合設計平台，為台灣產學研界提供一套能精準對接國際大廠製程、加速產品上市的設計解決方案。 聚焦量產痛點　PIC Studio 實現元件到系統無縫整合 過去矽光子開發流程中，常面臨工具分散、格式不相容的挑戰，恩萊特科技此次展出的PIC Studio 核心優勢在於建立統一的設計流程。該平台成功將元件設計、光路繪製、佈局以及光電系統級模擬整合在單一環境中。此外，該平台可直接支援 Tower Semiconductor、SilTerra 等全球主要晶圓代工廠製程設計套件（PDK）。透過在設計階段即導入精準的製程參數與封裝

降低驅動電壓的矽光子調變解方 三元內容定址記憶體（Ternary content addressable memory, TCAM）廣泛用於網路封包查找與相似度比對等低延遲應用。電子式 TCAM 難以突破數 GHz 操作頻寬，限制其於高通量網路運作的效能。光子式 TCAM 則可在光學域內高速處理資料，具潛力克服電子限制。 裝置設計：異質整合高遷移率 MOS 電容 本研究提出一種整合氧化銦鈦（Indium Titanium Oxide, ITiO）/二氧化鉿（HfO₂）/矽的金氧半導體電容（Metal-oxide-semiconductor capacitor, MOSCAP）式矽光環調變器。設計中採用 300 nm 寬波導，以提升電光轉換效率，並兼顧品質因子（Q-factor）控制。 裝置製作流程包含在預製矽光環上沉積 10 nm HfO₂ 絕緣層，與 14 nm ITiO 閘極層，並以 Ni/Au 建立歐姆接觸。所製元件在 -1.9 V 偏壓與 0.8 Vpp 擺幅下，達成 6 dB 消光比與 3 dB 插入損耗。 頻寬與傳輸效能實測...

快速查找需求推動TCAM向光子化演進 三元內容定址記憶體（Ternary content addressable memory, TCAM）廣泛用於網路封包查找與相似度比對等低延遲應用。電子式 TCAM 難以突破數 GHz 操作頻寬，限制其於高通量網路運作的效能。光子式 TCAM 則可在光學域內高速處理資料，具潛力克服電子限制。 技術架構：WDM跨欄設計提升比對效率 本研究提出一種以波長分波多工（Wavelength division multiplexed, WDM）實現的光子 TCAM 架構，使用三種波長分別對應儲存位元 "0"、"1" 與「X」（don't care）狀態，並透過調變器與相位器進行搜尋與儲存位元交互處理。搜尋位元與其補數以 NRZ 格式編碼後注入晶片，在光域內進行多筆位元比對。 與傳統電子 TCAM 相比，此架構可在每一位元儲存單元中執行點積運算，並透過干涉強度輸出判斷比對結果。其「X」態可在任一輸入下產生比對結果，有助於網路部分比對應用。 實驗設計與光子電路製作 該系統採用 IMEC 矽光子製程平台製作，整合 56 GHz

環形調變器在相干光傳輸中的角色 光子積體電路（PIC）環形調變器（Ring modulators, RM）廣泛用於強度調變與直接檢測應用，但隨著相干傳輸架構需求增加，其作為相位調變元件的特性受到關注。為幫助設計與整合，必須精確掌握其電光頻率響應，包括增益與相位行為。 裝置概述：操作點設於過耦合條件 研究使用來自 IHP 製程的矽環形調變器，結構包括 16 μm 半徑與 rib 波導（500 nm 寬、220 nm 高）。裝置設計於過耦合狀態，能在特定波長實現 2π 相位轉換，進而達到 π 相位調變效果，同時保持光強穩定。此裝置的插入損耗為 10 dB，Vπ 為 5.7 V peak-to-peak。 頻率響應量測與建模 研究團隊透過異頻相干接收架構量測該 RM 的複數電光頻率響應。包括雷射光源、摻鉺光纖放大器（Erbium-doped fiber amplifier, EDFA）、相干接收器（Commercial coherent receiver, CoRx）與實時示波器，訊號處理則於離線進行。模擬方面則運用純量耦模理論（Coupled mod

最新的 HyperLynx 2510 版本在電路圖分析、類比／混合訊號、設計規則檢查、訊號與電源完整性、進階求解器，以及企業資料管理等各方面帶來了豐富的強化功能。這些更新提供了更高的易用性、準確度與整合性，能夠加速您的電子系統設計驗證與最佳化作業。讓我們深入瞭解其中的重點特色。   電路圖分析：觸手可及的清晰度與效率 在這個新版本中，透過整合 Supplyframe 資料，尋找BOM（物料清單）元件的 Form, Fit, and Function (FFF) 替代模型的流程得到了簡化。啟用線上函式庫存取與替代元件搜尋功能，即可立即找到功能上等效的元件，即便料號不同也能維持模擬的準確度，有助於應對零組件採購限制。 另一項新功能是，當從Designer啟動電路圖分析時，系統已得到改良，能透過利用外部資料，自動解決被動元件與連接器元件遺失的模型屬性，減少手動建立模型的工作量，並確保資料完整性。 此外，也導入了兩項新測試，以提高設計覆蓋率： Open-Drain 高阻值電阻： 標記將Open-Drain/Collector輸出上拉至高於10 kΩ的電阻

高速光連結的核心技術推進 矽光子（SiP）技術因具備高整合度、低功耗與可量產優勢，成為推動800 Gbps 與 1.6 Tbps 高速連結的關鍵平台。最新研究展示了一項創紀錄的成果：使用 SiP 微環諧振器調製器（ring resonator modulator, RRM）實現 170 Gbaud 的開關鍵控（on-off-keying, OOK）傳輸，在 100 公尺單模光纖下仍維持低錯誤率，顯示其應用於短距高速互連的強大潛力。 實驗架構：SiP RRM 調變與傳輸流程 系統以 MATLAB 生成 OOK 訊號並透過波形產生器輸出至 SiP RRM。該調變器以 1.5 V 反向偏壓操作，配合 110 GHz RF 探針輸入訊號。光源為 15.5 dBm 可調雷射，透過光柵耦合器進入晶片。 RRM 的插入損耗與調變響應於不同偏壓與失調（detuning）下進行測量。訊號經調變後傳輸 100 公尺光纖，並由 EDFA 放大、WSS 過濾雜訊，再由 100 GHz PIN 光二極體與高速示波器接收，最終離線處理並計算誤碼率（BER）。 實驗成果：突破

每一位積體電路設計者對於設計規則檢查都抱著又愛又恨的情感。一方面，它是確保佈局可被製造的功臣。另一方面，它卻像一個守門人，能在截止期限前幾個小時，拋出數千個錯誤標記讓投片作業停滯不前。 DRC的核心是驗證IC佈局是否符合晶圓廠定義的製造限制。這些「設計規則」管轄著各種幾何關係，像是最小金屬間距、導通孔的包覆、多晶矽對擴散區的重疊，以及無數其他的幾何關係，以確保晶片能夠在矽晶圓上實際製造出來，而不會造成災難性的良率損失。 在更廣泛的晶片設計流程中，DRC穩居於簽核階段的核心位置——但它的影響力早已延伸至更早的階段。聰明的團隊現在將DRC「左移」到早期設計階段，以避免後期的昂貴驚喜——我們稱這種方法為左移驗證。無論您是經驗豐富的佈局工程師，還是剛開始接觸IC設計的電子設計自動化學生，了解DRC都是至關重要的。   設計規則檢查的簡史 在IC設計的早期（1970 年代和 1980 年代），設計規則相對簡單。晶圓廠定義了一套限制條件，例如金屬間距至少需達2微米，或者多晶矽必須與擴散區重疊0.5微米。設計者人工手動檢查這些規則——或者使用會標示明顯違規的基