結合光柵與光斑轉換器：實現晶圓與晶粒層級量測

降低矽光子晶片測試成本的挑戰

光子積體電路（Si PIC）具備高效能與成本優勢，為先進通訊與運算應用的重要平台。然而，量產過程中的測試成本仍是瓶頸。傳統在封裝後進行的晶粒層級（chip-level）測試不僅費時且浪費資源。本文介紹一種由Eissa等人提出的耦合架構，結合光柵耦合器（Grating Couplers, GCs）與光斑尺寸轉換器（Spot-Size Converters, SSCs），可支援晶圓層級（wafer-level）與晶粒層級測試，有助於提前篩選良率晶粒、降低測試總成本。

耦合架構設計：GC與SSC結合的雙重測試途徑

本架構將 SSCs與GCs整合於同一光子積體電路上。晶圓階段可透過表面上的GC與光纖陣列進行非侵入式測試；待晶片切割後，則可透過SSCs進行邊緣耦合測試。此設計允許僅對通過晶圓測試的已知良品（known-good dies）進行封裝，降低封裝階段的冗餘測試。

實驗驗證：以環形共振器進行測試比較

研究中選用環形共振器（Ring Resonator, RR）作為測試裝置。晶圓測試時，透過1×12的GC陣列與光纖陣列對位，進行表面耦合量測；晶粒測試則使用6×2的SSC陣列，在切割後進行邊緣耦合。SSCs設計為由0.5 μm收斂至0.2 μm的錐形波導，長度為100 μm。整體元件製作於SOI晶圓上，採用單步深度190 nm的電子束微影蝕刻。

測試結果：晶圓與晶粒層級響應一致性佳

在晶圓測試中，使用可調雷射掃描波長並量測輸出功率；晶粒測試則注入寬頻ASE光源，並以光譜分析儀量測傳輸光譜。兩者測試皆在25°C控溫下進行，並以參考波導補償耦合損耗後進行正規化。

結果顯示兩種量測方式之響應曲線具有良好對應，差異主要來自反射效應所產生之干涉漣波。光柵反射率估計約為8%，SSCs為14%。此問題可透過改良低反射GC設計與AR塗層進一步改善。

結論

本研究提出結合GC與SSC的耦合架構，成功實現光子積體電路在晶圓與晶粒層級的雙重測試能力。實驗驗證顯示兩者測試結果一致性佳，證實可利用晶圓階段量測預估最終晶粒效能，降低測試重工與成本。

參考資料

[1]   M. Eissa et al., "Coupling structure for enabling both wafer- and chip-level characterization of silicon photonic integrated circuits," in IEEE Photonics Conference (IPC), 2024.