如果您曾看著您的模擬完美通過，卻在實驗室中看到您的矽晶片失效，您就能體會到看不見的設計問題所帶來的真正挫敗感。隨著晶片製造邁向最先進的製程節點—例如7奈米、5奈米及更小的節點—寄生效應，像是電阻、電容和電感，不再只是微不足道的附註。它們已成為效能與可靠性的主要障礙。而最危險的威脅往往隱藏在網表單獨無法觸及的地方。 在下文中，我們將探討進階視覺化技術—像是熱圖、基於層次的分析以及實體到電氣的映射—如何協助IC團隊發現、理解並修復設計中這些隱藏的敵人。無論您是現有的Calibre xACT或Calibre xRC使用者，尋求提升您的除錯能力，或者您正在研究下一代工作流程，現在是時候擺脫憑藉經驗的猜測，為您的矽晶片帶來清晰的洞察。 隱藏的寄生效應：現代晶片中的無聲破壞者 寄生效應並非源於您在電路圖上設計的內容，而是來自於設計如何被佈局和製造。金屬層的繞線、堆疊，甚至彼此間的鄰近性，都會在您的晶片中產生不必要的電阻、電容和電感。隨著設計縮小且複雜度提高—特別是在高速、高密度和3D結構中—這些寄生效應會呈現指數級增長。 為什麼這點很重要？在5奈米製程節點，

每一位積體電路設計者對於設計規則檢查都抱著又愛又恨的情感。一方面，它是確保佈局可被製造的功臣。另一方面，它卻像一個守門人，能在截止期限前幾個小時，拋出數千個錯誤標記讓投片作業停滯不前。 DRC的核心是驗證IC佈局是否符合晶圓廠定義的製造限制。這些「設計規則」管轄著各種幾何關係，像是最小金屬間距、導通孔的包覆、多晶矽對擴散區的重疊，以及無數其他的幾何關係，以確保晶片能夠在矽晶圓上實際製造出來，而不會造成災難性的良率損失。 在更廣泛的晶片設計流程中，DRC穩居於簽核階段的核心位置——但它的影響力早已延伸至更早的階段。聰明的團隊現在將DRC「左移」到早期設計階段，以避免後期的昂貴驚喜——我們稱這種方法為左移驗證。無論您是經驗豐富的佈局工程師，還是剛開始接觸IC設計的電子設計自動化學生，了解DRC都是至關重要的。   設計規則檢查的簡史 在IC設計的早期（1970 年代和 1980 年代），設計規則相對簡單。晶圓廠定義了一套限制條件，例如金屬間距至少需達2微米，或者多晶矽必須與擴散區重疊0.5微米。設計者人工手動檢查這些規則——或者使用會標示明顯違規的基

重複執行佈局與電路圖（LVS）比對，可能嚴重延誤專案時程。佈局中大量短路網路是導致連接錯誤的主要原因，並構成多數 LVS 違規。當需處理數千個此類問題時，除錯變得耗時且人力密集，工程師常需在多個環境間切換進行除錯與重跑 LVS，不僅中斷工作流程，也增加驗證週期。 本文說明 Calibre RVE ISI Flow 搭配 Calibre nmLVS Recon 與 Calibre RVE 結果檢視器整合後，如何大幅提升 LVS 除錯效率。此組合能更快速、高效地隔離並解決短路網路問題，最終提升設計品質並縮短上市時間。 理解 LVS 短路隔離的挑戰 短路網路日益複雜 單一短路網路可能包含多條路徑，準確定位其位置具有挑戰性。在如 5 奈米等先進製程節點中，設計可能含超過 15,000 個短路，人工檢查與除錯變得不切實際。 人工檢查的限制 傳統 LVS 除錯常需在不同環境中切換：以圖形介面（GUI）進行短路除錯，再透過命令列執行 LVS。此種切換效率低且易出錯。對含數十億元件的大型設計而言，以人工檢查短路既耗時又易錯。圖一顯示傳統 LVS 除錯流程中需在 

By Nada Tarek 隨著積體電路（IC）設計不斷突破技術極限，設計的複雜度也快速攀升。從微機電系統（MEMS）到 3D IC，這些先進的設計往往包含非傳統的曲線形狀——也就是不遵循典型直線或「曼哈頓式」幾何結構的設計。不過，儘管這些曲線形狀在功能與效能上帶來了顯著提升，也同時為 IC 可靠性中至關重要的領域帶來挑戰：電阻萃取。 曲線形狀在 IC 設計中的興起 隨著物聯網（IoT）應用、影像感測器、光子學及 MEMS 的快速發展，IC 設計變得前所未有地精密。為了達到更高的整合密度與效能，工程師越來越常採用非曼哈頓式走線，特別是在 3D IC 中。曲線形狀在這方面尤其有價值，能在有限空間內提供更大的設計彈性與功能性。 以影像感測器為例，這類裝置廣泛應用於智慧型手機與高階相機中，常使用大面積的曲線多邊形來捕捉更多光線，進而產生高解析度且低雜訊的影像。類似地，MEMS 裝置也常利用非常規幾何結構，以滿足機械、光學甚至生醫應用的特定需求。 然而，這些創新設計同時也帶來了不小的挑戰，特別是在「如何精確地萃取電阻」這個確保電路可靠性的關鍵步驟上。 為

作者： Lee Wang 半導體產業正經歷從傳統的 2D 積體電路（IC）設計到更先進的 2.5D 與 3D 積體電路（3DIC）的轉型。推動這項轉型的驅動力，來自於突破摩爾定律限制，實現更高效能、效率與功能的需求。然而，技術的演進也帶來全新難題，特別是在熱管理方面。為因應這項難題，Calibre 3DThermal 應運而生，這套解決方案專為 3DIC 熱分析打造，它將重新定義我們處理熱效應的方式。 從 2D 到 3D 積體電路的演進 在傳統的 2D IC 設計中，所有元件都建構在單一晶粒（die）上，其擴充與效能的提升長期以來都遵循著摩爾定律。不過，隨著半導體技術的進步，設計重心已逐漸轉向 2.5D 與 3DIC 架構。這類架構透過垂直堆疊多顆小晶片（chiplet）或晶粒，不僅能整合更多功能，也能同步提升效能並降低功耗。 相較於 2DIC，2.5D 與 3DIC 設計具備更為多元的連接方式，例如矽穿孔（TSV）、凸塊接線（bump connections）與直接接合（direct bonding）等。這些設計複雜性也帶來更多需納入考量的因素

作者：Neel Natekar 對從事積體電路（IC）可靠度工作的工程師而言，最大的挑戰在於如何確保靜電放電（ESD）防護具備足夠強度的同時，又不對防護電路進行過度設計。過度設計不僅會增加晶片面積，還會降低高速與射頻（RF）電路的效能。對此，Siemens EDA 提出一項創新解決方案，結合 Calibre PERC 的可靠度驗證與 AI 加速的 Solido Simulation Suite，透過具備情境感知能力的 SPICE 模擬，協助工程師達到最佳化的 ESD 防護。本文將探討這個創新方法如何幫助工程師在防護與效能之間取得理想平衡。 了解挑戰：IC 設計中的 ESD 防護 ESD 對現代 IC 的可靠度構成重大威脅，特別是在設計特徵尺寸不斷縮小、整體設計複雜度日益升高的情況下。對於致力於達成嚴格 PPA（功耗、效能與面積）目標，同時又必須確保不犧牲可靠度的 IC 設計工程師而言，選擇合適的 ESD 設計策略至關重要。要做到這一點，工程師們必須清楚掌握可用的 ESD 設計邊界，同時避免對 ESD 防護電路出現設計不足或過度設計的情況。 傳統的

By Michael White and David Abercrombie 隨著IC設計的複雜度持續上升，各家公司紛紛採用「前期驗證」這種前瞻性的策略，將關鍵的驗證任務提前至設計流程的初期，藉此加快產品上市速度並提升設計品質。這個概念最早由軟體工程師Larry Smith於2001年提出，當時用於軟體測試領域。「前期驗證」強調及早發現問題，並透過自動化工具提升生產力，同時降低在設計流程後期發生高成本錯誤的風險。在IC設計領域中，「前期驗證」已不僅是一種趨勢，而是一種轉型策略，能將驗證與優化提早納入設計周期中，讓工程師能更有效地應對日益增加的設計複雜度。 什麼是IC設計中的前期驗證？ 簡單來說，前期驗證是指將關鍵的驗證與確認程序提前至設計流程的前段。傳統上，像是實體驗證與設計規則檢查（DRC）等關鍵驗證階段通常發生在設計流程的後期，這時若發現錯誤，可能會延誤量產並增加成本。透過將這些檢查「往前移動」——也就是所謂的「前期驗證」——設計人員能在正式簽核驗證前就提早發現並修正錯誤。 這種做法不只是小幅調整，而是面對IC設計（從系統單晶片 SoCs..

在處理類比或射頻設計時，您是否也曾因元件匹配不佳、對稱性錯位，導致效能不穩或反覆 tapeout 延誤？傳統佈局驗證方式無法捕捉具電氣與環境感知的對稱需求，導致除錯流程冗長。Siemens Calibre® 導入進階對稱性檢查技術，協助設計團隊在設計初期即發現並修正對稱性問題，顯著提升產品良率與驗證效率。 為什麼選擇 Calibre 對稱性檢查？ 全面電氣感知：可辨識差分訊號、共心元件等對稱關係，結合網表與實體版圖進行交叉比對。 從前端到製造流程涵蓋：支援從佈局規劃、MP 染色、填充、封裝等階段的對稱檢查。 批次與互動支援：可在 Calibre RealTime 中即時視覺化錯誤，或批次檢查整體設計。  支援模糊對稱：提供面積、長度容差設定，協助工程師聚焦真正關鍵的 mismatch 問題。  無需額外開發：透過內建 XML 流程與圖樣比對技術，即可快速啟用檢查條件與除錯。 常見應用情境 驗證差分訊號路徑對稱性 確保多指元件匹配一致 排除不具設計風險的「容許差異」 辨識填充後產生的結構偏移 輔助記憶體、RF、光子設計穩健性分析 結論 Calibr

By Dina Medhat 靜電放電（ESD）事件會對未加保護的積體電路（IC）造成嚴重損害。ESD事件是由兩個帶電物體之間突如其來且不可預期的電流流動所引發，可能的成因包括接觸、電氣短路或絕緣層擊穿。 無論其成因為何，所有ESD事件都可能導致金屬熔化、接面擊穿或氧化層失效。若未妥善預防，ESD可能在電子元件的任何製造階段或實際應用中造成損壞。ESD事件可能導致IC提早失效，或無法達到設計功能，這兩者都會對產品的市場聲譽造成不良影響。 當然，這些您早已知曉，因為您需依照設計規範手冊中所列的ESD設計規則，在電路圖與佈局中加入ESD防護機制（如圖1所示）。但現在您面臨的是2.5D或3D積體電路設計的ESD保護挑戰。該怎麼辦呢？您可以採用全新的Calibre 3DPERC（die2die）方法，進行自動化的ESD驗證，有效且精確地應對2.5D/3D IC設計中日益複雜的ESD韌性挑戰。 圖1：典型的ESD防護架構。 關於2.5D與3D積體電路 2.5D/3D積體電路已逐漸發展為解決各種設計與整合挑戰的創新方案。2.5D積體電路是將多顆晶粒並排放置於