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訊號完整性分析
HyperLynx Signal Integrity
HyperLynx Signal Integrity 是 Siemens EDA 推出的 PCB 訊號完整性（SI）分析工具，涵蓋 DDR 介面、高速串列通道與一般訊號的佈局前與佈局後驗證。恩萊特科技為 Siemens EDA 台灣代理，提供 HyperLynx Signal Integrity 的試用、導入與在地技術支援。
是否屬於高速訊號，要看邊緣速率
訊號是否需要以高速設計看待，取決於驅動端的邊緣速率（edge rate），而不是資料速率。當走線的電氣長度超過上升時間約 1/4 時，就容易出現反射與振鈴。以常見的 250 ps 輸出邊緣速率來說，長度超過 0.375 英吋的走線就應納入訊號完整性的考量。
符合介面標準規範
DDR、Ethernet 等介面標準對阻抗、損耗、串擾、偏移與眼圖開口都有明確要求，需要詳細的建模與模擬才能確認設計是否符合。
以漸進式驗證更快找到問題
HyperLynx Signal Integrity 提供不需要廠商模擬模型的合規性分析，以及佈局後通道模型的自動萃取，讓所有串列通道都能納入分析，以較少的工作量更快找到問題。
主要功能
DDR 介面分析
透過 HyperLynx DDRx 執行介面層級的訊號完整性與時序分析，支援 DDR3 至 DDR5 與 LPDDR3 至 LPDDR5，涵蓋訊號品質、群組間時序、控制器特定行為、自動佈局萃取、3D 電磁建模，以及 DDR5 與電源感知（power-aware）分析。
整合式疊層編輯器
內建疊層編輯器讓模擬條件與實際製作的電路板一致，可設定各層材料特性與走線表面粗糙度，並可直接匯入 Z-planner 的疊層資料。
HyperLynx Signal Integrity 常見問題
HyperLynx 如何協助 DDR4 與 DDR5 訊號完整性驗證？
HyperLynx 內建 DDRx Batch 精靈，依 JEDEC 標準引導使用者完成 DDRx 介面模擬的完整流程，支援 DDR 至 DDR5 與 LPDDR 至 LPDDR5，佈局前與佈局後都能使用。HyperLynx 並提供 DRAM 元件的 JEDEC 時序模型與通用控制器時序模型，以及 DDR5 的通用 IBIS-AMI 模型，在尚未取得廠商模型時可作為分析起點。
HyperLynx 能否模擬高速串列鏈路？
可以。HyperLynx 提供 SerDes Compliance 與 SerDes Batch 兩種精靈，內建超過 260 種通訊協定。Compliance 精靈不需要廠商模型，即可依標準協定分析串列鏈路；SerDes Batch 精靈則使用廠商的 IBIS-AMI 模型分析。過孔等 3D 區域可由整合的全波 3D 電磁求解器自動偵測與求解。
HyperLynx 的佈局前與佈局後 SI 分析有什麼不同？
佈局前屬於設計階段，使用 HyperLynx LineSim 探索佈線拓樸、驅動強度與終端方式等取捨，建立帶動 PCB 佈局的規則與限制條件。佈局後屬於驗證階段，使用 HyperLynx BoardSim 透過互動式模擬與精靈，確認這些設計規則確實落實在佈局上。