隨著AI時代的到來，市場上對大資料處理速度的需求越來越高。眾所周知，工藝制程的進步是實現高性能計算最為有效的途徑之一。因此，市場對先進制程的需求也會越來越旺盛。根據IC Insights發佈的《2020-2024年全球晶圓產能》報告顯示，從2024年開始，先進工藝的IC產能預計將持續增長。
但是，我們都知道，隨著電晶體的微縮，先進制程繼續向前發展變得愈發困難和愈發昂貴。由此，也引發了行業變動。到目前為止，僅少數企業還在堅持先進制程的研發。
在這種情況之下，如何破解先進制程最新挑戰成為了業界關注的焦點。
Fabless走向先進制程所面臨的新挑戰
先進制程繼續向前發展存在著諸多挑戰，採用先進制程，Fabless客戶可以在PPA方面獲取“輕而易舉”的巨大收益，然而，“天下沒有白吃的午餐”，客戶所要付出的代價：首當其衝的就是“單片晶圓成本大幅度提高”，其中包括越來越高昂的巨額的NRE製造光罩的費用攤銷。
其次，便是對先進制程的良率提升提出了更高要求。
在引入新的製造工藝時，至少存在兩個良率方面的問題：一是最初存在的低良率問題如何解決也就是良率爬升問題。二是即使新的工藝節點逐漸成熟，不同版圖設計之間的良率差異也會隨著工藝節點的越來越小波動越來越大。
第一個問題是說，隨著工藝制程越來越小，良率爬升變得越來越難。此前，一代工藝良率的提升需要1.5年至2年的時間。而到了14/7/5/3nm後，Fabless往往需要更長的時間才能完成良率的爬升。這也意味著，良率爬升的代價變得越來越高。
第二個問題是說，隨著先進制程的進步，每個新的技術節點上，每片晶圓的成本將上升15%-20%。有報導顯示，1%的良率意味1.5億美元淨利潤，而這也是晶片順利量產的必經之路。換句話說，如果先進制程的基礎良率沒有達到一定的高度，Fabless冒進切換到先進制程將會導致單個晶片成本方面得不償失。
而EDA則是解決先進制程的良率提升挑戰的關鍵之一。
EDA如何助力Fabless先進制程良率提升？
西門子EDA中國區Calibre資深產品經理牛風舉指出：先進工藝制程在CPU為主導產品的時代，Fabless客戶收益方面最為關心的技術指標是Performance和Area，所以摩爾定律的內容是：積體電路上可容納的電晶體數目，約每隔18個月便會增加一倍，性能也將提升一倍，當價格不變時；或者說，每一美元所能買到的電腦性能，將每隔18個月翻兩倍以上。先進工藝制程在手機晶片為主導產品的時代，Fabless客戶收益方面最為關心的技術指標是Power、Performance和Area，俗稱PPA。相信在即將到來的AI晶片為主導產品的時代，隨著晶片尺寸爆炸性地增長或者3DIC時代的到來，先進制程的基礎良率必然會越來越難以達到，Fabless客戶收益方面最為關心的技術指標也必然會進一步演變成Yield、Power、Performance和Area，也許將來會被統稱為YPPA。
同時，如果同時考慮到Power和Performance指標不完全滿足情況下的次品Dies良率問題，Fabless先進制程晶片的良率問題在Tier-II的Fab尤其顯得更加嚴重！
先進制程的良率問題解決，跟歷史上的Area、Performance、Power問題的陸續出現與持續解決一樣，需要逐步形成一個系統性的解決方案，而這其中就至少涉及到了以下三個方面的共同進步：
其一是晶片設計端DFM（Design-for-Manufacture），晶片設計參數和結構設計的合理性，將與相應的製造工藝特性相吻合，否則會導致晶片性能出現缺失，造成成品率過低。因而，提高晶片設計與工藝的process variation吻合度，可以在一定程度上保障先進工藝的良率。
其二是在製造的過程中數位化轉型Digital Twin，金屬條變形、粉塵顆粒與冗餘物的出現，或是工藝控制無法保證工藝視窗等等，都可能導致先進制程良率過低。這都需要EDA在OPC、刻蝕以及CMP等方面建模技術的進步，來為先進制程的良率提供保障。
其三是在進行生產後良率分析技術DDYA（Diagnosis-Driven-Yield-Analysis），出產後晶片良率出現問題，就需要採用系統性的方法如DFT Diagnosis，來診斷失效晶片在設計和生產過程中遇到的問題究竟是什麼，為而後進行良率的提升提供科學診斷的依據。這一技術目前已經非常成熟。
西門子EDA為先進制程良率提升保駕護航
西門子EDA , 即EDA電子設計自動化（EDA）軟體領導者明導電子Mentor Graphics，於2016年被西門子收購, 此舉意即向市場凸顯了電子系統和積體電路（IC）設計工具所具備的巨大客戶價值。西門子EDA旗下的Calibre產品是專為複雜晶片設計的物理驗證挑戰而研發的業界最高性能EDA平臺。它基於先進的層次化演算法和技術，能夠快速、準確、完善的對混合積體電路進行物理驗證及寄生提取。目前，它已經被全球主流的晶圓廠採用，並成為其內部的物理驗證標準平臺。
據介紹，Calibre物理驗證平臺涵蓋了Signoff級驗證的Design、Mask以及晶片製造過程中所有驗證步驟。
牛風舉表示，Calibre在提升良率方面雖有卓越的成績，但面對先進制程的最新挑戰，EDA工具同樣需要升級。對於西門子EDA來說，公司要做的是“Faster & Faster，Better & Better”，做為一個行業領袖，Running Ahead是公司技術戰略方面的不二選擇。
對於“Faster & Faster”，牛風舉的解釋是：對於物理驗證的EDA工具來說，速度是是取勝之道。將平行計算和AI技術融入到EDA工具中去，是一種滿足市場速度需求的有效解決方案之一。
在“Better & Better”方面，西門子EDA所要做的是在現有基礎上，擴大Calibre產品線以進一步解決先進制程在良率方面所遇到的最新挑戰。其中包括：Calibre YE、Calibre PERC、Calibre Realtime Digital、Calibre Realtime Custom，Calibre DRC/LVS Recon，Calibre xACT等平臺新產品的推出、升級和改進。
最後，牛風舉指出，西門子 EDA在如何破解先進制程最新挑戰方面，不只是Calibre一個產品線的與時俱進，同樣在Design Creation方面有優化功耗的PowerPro產品，在library cell 優化方面有優化標準單元庫性能的Solido產品，在Design-for-Test方面有更高壓縮倍數的Testkompress SSN產品，以及能夠做到Cell-Aware-Diagnosis的RCAD產品Tessent Diagnosis等等。
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