By Nada Tarek 隨著積體電路（IC）設計不斷突破技術極限，設計的複雜度也快速攀升。從微機電系統（MEMS）到 3D IC，這些先進的設計往往包含非傳統的曲線形狀——也就是不遵循典型直線或「曼哈頓式」幾何結構的設計。不過，儘管這些曲線形狀在功能與效能上帶來了顯著提升，也同時為 IC 可靠性中至關重要的領域帶來挑戰：電阻萃取。 曲線形狀在 IC 設計中的興起 隨著物聯網（IoT）應用、影像感測器、光子學及 MEMS 的快速發展，IC 設計變得前所未有地精密。為了達到更高的整合密度與效能，工程師越來越常採用非曼哈頓式走線，特別是在 3D IC 中。曲線形狀在這方面尤其有價值，能在有限空間內提供更大的設計彈性與功能性。 以影像感測器為例，這類裝置廣泛應用於智慧型手機與高階相機中，常使用大面積的曲線多邊形來捕捉更多光線，進而產生高解析度且低雜訊的影像。類似地，MEMS 裝置也常利用非常規幾何結構，以滿足機械、光學甚至生醫應用的特定需求。 然而，這些創新設計同時也帶來了不小的挑戰，特別是在「如何精確地萃取電阻」這個確保電路可靠性的關鍵步驟上。 為

作者： Lee Wang 半導體產業正經歷從傳統的 2D 積體電路（IC）設計到更先進的 2.5D 與 3D 積體電路（3DIC）的轉型。推動這項轉型的驅動力，來自於突破摩爾定律限制，實現更高效能、效率與功能的需求。然而，技術的演進也帶來全新難題，特別是在熱管理方面。為因應這項難題，Calibre 3DThermal 應運而生，這套解決方案專為 3DIC 熱分析打造，它將重新定義我們處理熱效應的方式。 從 2D 到 3D 積體電路的演進 在傳統的 2D IC 設計中，所有元件都建構在單一晶粒（die）上，其擴充與效能的提升長期以來都遵循著摩爾定律。不過，隨著半導體技術的進步，設計重心已逐漸轉向 2.5D 與 3DIC 架構。這類架構透過垂直堆疊多顆小晶片（chiplet）或晶粒，不僅能整合更多功能，也能同步提升效能並降低功耗。 相較於 2DIC，2.5D 與 3DIC 設計具備更為多元的連接方式，例如矽穿孔（TSV）、凸塊接線（bump connections）與直接接合（direct bonding）等。這些設計複雜性也帶來更多需納入考量的因素

作者：Neel Natekar 對從事積體電路（IC）可靠度工作的工程師而言，最大的挑戰在於如何確保靜電放電（ESD）防護具備足夠強度的同時，又不對防護電路進行過度設計。過度設計不僅會增加晶片面積，還會降低高速與射頻（RF）電路的效能。對此，Siemens EDA 提出一項創新解決方案，結合 Calibre PERC 的可靠度驗證與 AI 加速的 Solido Simulation Suite，透過具備情境感知能力的 SPICE 模擬，協助工程師達到最佳化的 ESD 防護。本文將探討這個創新方法如何幫助工程師在防護與效能之間取得理想平衡。 了解挑戰：IC 設計中的 ESD 防護 ESD 對現代 IC 的可靠度構成重大威脅，特別是在設計特徵尺寸不斷縮小、整體設計複雜度日益升高的情況下。對於致力於達成嚴格 PPA（功耗、效能與面積）目標，同時又必須確保不犧牲可靠度的 IC 設計工程師而言，選擇合適的 ESD 設計策略至關重要。要做到這一點，工程師們必須清楚掌握可用的 ESD 設計邊界，同時避免對 ESD 防護電路出現設計不足或過度設計的情況。 傳統的

By Michael White and David Abercrombie 隨著IC設計的複雜度持續上升，各家公司紛紛採用「前期驗證」這種前瞻性的策略，將關鍵的驗證任務提前至設計流程的初期，藉此加快產品上市速度並提升設計品質。這個概念最早由軟體工程師Larry Smith於2001年提出，當時用於軟體測試領域。「前期驗證」強調及早發現問題，並透過自動化工具提升生產力，同時降低在設計流程後期發生高成本錯誤的風險。在IC設計領域中，「前期驗證」已不僅是一種趨勢，而是一種轉型策略，能將驗證與優化提早納入設計周期中，讓工程師能更有效地應對日益增加的設計複雜度。 什麼是IC設計中的前期驗證？ 簡單來說，前期驗證是指將關鍵的驗證與確認程序提前至設計流程的前段。傳統上，像是實體驗證與設計規則檢查（DRC）等關鍵驗證階段通常發生在設計流程的後期，這時若發現錯誤，可能會延誤量產並增加成本。透過將這些檢查「往前移動」——也就是所謂的「前期驗證」——設計人員能在正式簽核驗證前就提早發現並修正錯誤。 這種做法不只是小幅調整，而是面對IC設計（從系統單晶片 SoCs..

在處理類比或射頻設計時，您是否也曾因元件匹配不佳、對稱性錯位，導致效能不穩或反覆 tapeout 延誤？傳統佈局驗證方式無法捕捉具電氣與環境感知的對稱需求，導致除錯流程冗長。Siemens Calibre® 導入進階對稱性檢查技術，協助設計團隊在設計初期即發現並修正對稱性問題，顯著提升產品良率與驗證效率。 為什麼選擇 Calibre 對稱性檢查？ 全面電氣感知：可辨識差分訊號、共心元件等對稱關係，結合網表與實體版圖進行交叉比對。 從前端到製造流程涵蓋：支援從佈局規劃、MP 染色、填充、封裝等階段的對稱檢查。 批次與互動支援：可在 Calibre RealTime 中即時視覺化錯誤，或批次檢查整體設計。  支援模糊對稱：提供面積、長度容差設定，協助工程師聚焦真正關鍵的 mismatch 問題。  無需額外開發：透過內建 XML 流程與圖樣比對技術，即可快速啟用檢查條件與除錯。 常見應用情境 驗證差分訊號路徑對稱性 確保多指元件匹配一致 排除不具設計風險的「容許差異」 辨識填充後產生的結構偏移 輔助記憶體、RF、光子設計穩健性分析 結論 Calibr

By Dina Medhat 靜電放電（ESD）事件會對未加保護的積體電路（IC）造成嚴重損害。ESD事件是由兩個帶電物體之間突如其來且不可預期的電流流動所引發，可能的成因包括接觸、電氣短路或絕緣層擊穿。 無論其成因為何，所有ESD事件都可能導致金屬熔化、接面擊穿或氧化層失效。若未妥善預防，ESD可能在電子元件的任何製造階段或實際應用中造成損壞。ESD事件可能導致IC提早失效，或無法達到設計功能，這兩者都會對產品的市場聲譽造成不良影響。 當然，這些您早已知曉，因為您需依照設計規範手冊中所列的ESD設計規則，在電路圖與佈局中加入ESD防護機制（如圖1所示）。但現在您面臨的是2.5D或3D積體電路設計的ESD保護挑戰。該怎麼辦呢？您可以採用全新的Calibre 3DPERC（die2die）方法，進行自動化的ESD驗證，有效且精確地應對2.5D/3D IC設計中日益複雜的ESD韌性挑戰。 圖1：典型的ESD防護架構。 關於2.5D與3D積體電路 2.5D/3D積體電路已逐漸發展為解決各種設計與整合挑戰的創新方案。2.5D積體電路是將多顆晶粒並排放置於

By Jonathan Muirhead 積體電路（IC）設計，特別是在類比與射頻（RF）電路領域，需極為注重細節，以確保良好的可製造性與高效能的晶圓品質。在此過程中，「匹配」與「對稱性」的概念扮演關鍵角色，尤其是在差分對與電流鏡等拓撲結構中更是如此。接下來，讓我們簡要探討這些原則的演進，以及近期在驗證技術方面的進展，以確保設計符合相關規範。 為什麼對稱性很重要 對稱性不只是外觀上的美觀問題。在積體電路設計中，對稱性對於電路的功能與可靠性至關重要。差動對中繪製相同的 MOSFET 元件，必須在整個佈局流程中保持基本一致，才能維持相同的電氣性能。圖一說明了對稱性如何有助於降低應力與跨長度變異（ACVL）所帶來的影響。 圖一：用於元件參數匹配的一維共心（交錯式）技術。 傳統對稱設計技術 為了確保元件能圍繞中心軸保持對稱，常使用如「共心設計（common centroid）」等技術。這對於減少晶片製程變異所造成的匹配誤差至關重要。此設計方式會將元件配置於以某一中心點或中心軸為基準的對稱位置，使製程變異對雙方元件的影響一致，進而維持其匹配特性。 維持對稱

By Sara Khalaf 對稱性在積體電路設計中扮演關鍵角色，有助於確保元件行為平衡、降低失配風險，並提升良率。然而，驗證對稱性傳統上是一項繁瑣且耗時的工作。許多設計人員常常需要花費大量時間手動檢查佈局，或撰寫複雜的驗證規則，卻仍可能在設計流程的後期，甚至是晶片製造後，才發現與對稱性相關的問題。 透過 Calibre 互動式對稱性檢查，設計人員現在可以在設計環境中即時掌握對稱性問題，這項強大的工具讓驗證任務得以前移至設計階段進行，更早發現並修正潛在問題，而非等到簽核階段或製造完成後才處理。這樣的方式可大幅減少設計迭代、降低返工成本，並加快送交製造的時程。此解決方案完全自動化、無需撰寫程式碼，只需幾下滑鼠點擊即可完成操作。 傳統對稱性檢查方法的挑戰 傳統的對稱性驗證方式存在多項限制，容易導致效率低落與設計時程延誤。以下是幾種常見技術及其缺點： 手動使用尺規測量： 設計人員需手動測量距離與元件位置以確認對稱性。這種方式不僅緩慢又繁瑣，也容易發生人為錯誤—若錯過關鍵測量，可能導致在設計流程後期才發現問題。 撰寫自訂規則： 有些設計人員會試圖撰寫自訂

在現今 IC 設計節奏飛快的市場裡，時間就是競爭力。你可能也曾經歷過這樣的狀況：所有佈局都已就緒，卻在簽核階段才被 DRC（設計規則檢查）攔下，導致反覆修正、無止盡的執行等待，讓時程一延再延，甚至壓縮後段製程的驗證時間。 Siemens 最新技術白皮書指出：透過「Shift-left」設計思維，也就是將 DRC 驗證前移至設計初期，搭配 Calibre nmDRC Recon 的在地化區域檢查策略，就能有效解決這個老問題。 拒絕設計修正地獄，Calibre nmDRC Recon 帶來什麼？ 在這份《The Power of Shift-left DRC Verification》白皮書中，Siemens 團隊分享了如何以 nmDRC Recon 為核心，打造更快、更輕量的驗證流程： 只針對「區域性檢查」執行，避免全佈局重跑、減少記憶體與 CPU 負擔 自動辨識「尚未完成」元件區域並套用 auto-waiver，避免誤報干擾修正焦點 搭配 Calibre nmLVS Recon SI 可快速排除短路、加速迭代收斂 結合split-deck平行執行