By Wael ElManhawy & Samar Abd El-Hady 您是否曾感受到設計節點持續微縮，以及系統單晶片 (SoC) 設計日益複雜所帶來的壓力？您並不孤單。在這個步調快速的半導體世界中，縮短驗證執行時間並提升簽核信心至關重要。而 Verilog-to-LVS 轉換正位於這精密流程的核心，負責銜接您的 RTL 設計意圖與電晶體級佈局驗證。 此關鍵步驟若有任何差錯，都可能導致代價高昂的延誤、令人挫折的重工，甚至產出品質欠佳的晶片。這正是為何我們很興奮能分享此領域的一項重大突破：第二代 Calibre Verilog-to-LVS (V2LVS)。 V2LVS 的功能為何？ Calibre V2LVS 是 Calibre IC 驗證流程中的關鍵組件。您可以將其想像成一位極其聰明的翻譯官。它負責接收您的結構化 Verilog 網表（Netlist）——這些網表以高階形式描述了您的設計結構——並將其轉換為 SPICE 網表。接著，SPICE 網表會被提供給如 Calibre nmLVS 等工具進行精確的佈局驗證（LVS）檢查，或是交由 C

在日益數位化的世界中，電子系統的安全性和可靠性已不再是選項，而是核心要務。無論是現代汽車中的電路系統、維持生命的醫療設備，還是複雜的工業自動化系統，對於健全功能安全方法論的需求比以往更加迫切。   功能安全的多層次挑戰 邁向 ISO 26262 功能安全認證的過程並不簡單。工程師與組織必須應對系統性故障，源自設計與開發過程與隨機故障，發生在系統實際運作中。隨著產業必須跟上創新的步伐，挑戰與法規環境也隨之演變，包括人工智慧的導入、多晶粒與異質架構的趨勢，以及向軟體定義汽車的轉型。 傳統的驗證方法雖然在過去時代表現穩健，但往往已無法滿足當今高度複雜、互連且具備自動化系統的需求。近期的數據令人警惕，顯示僅有 14% 的矽晶開發專案能成功達成一次完成矽晶設計（ first-pass success ）。 同時，為了能按時且在預算內交付矽晶片所需勞動力缺口也正日益擴大。 總結來說：團隊需要更聰明、更快速且更整合的前端驗證方法，才能交付無錯誤、無缺陷且安全可靠的矽晶片。本篇文章接下來將介紹全新 Questa One 功能安全解決方案的關鍵面向，以及能協助您的

三個國家、多場客戶簡報與海報展示，傳達出一個明確的核心要點：隸屬於 Solido 模擬套件的西門子 Symphony，正致力於解決業界最艱巨的混合訊號驗證挑戰。 在我們全球舉辦的西門子 EDA 論壇與 CIC 論壇中，能親自見證客戶如何運用 Solido 客製化 IC 技術來解決不斷演進的驗證挑戰，是一件非常令人振奮的事。與客戶面對面交流具有其獨特價值，而過去幾個月的全球論壇，具體展現了 Symphony 發揮影響力的廣泛應用領域。 我對於客戶利用 Symphony 混合訊號技術所展現的創新方式印象特別深刻，他們藉此精準驗證跨類比/數位介面的設計功能、連通性與效能，並在各式 IC 應用中應對複雜的驗證挑戰。 請繼續閱讀以探索這些客戶成功案例！ Toppan（日本）：CMOS 影像感測器驗證速度提升 50% 這趟旅程的第一站：日本！在西門子 EDA 論壇上，於印刷、通訊、安全與包裝領域領先的整合解決方案供應商 Toppan ，展示了 Symphony 如何翻轉其複雜 CMOS 影像感測器 IC 的驗證工作流程。該設計整合了一個微控制器以及多個類比區

如果您曾看著您的模擬完美通過，卻在實驗室中看到您的矽晶片失效，您就能體會到看不見的設計問題所帶來的真正挫敗感。隨著晶片製造邁向最先進的製程節點—例如7奈米、5奈米及更小的節點—寄生效應，像是電阻、電容和電感，不再只是微不足道的附註。它們已成為效能與可靠性的主要障礙。而最危險的威脅往往隱藏在網表單獨無法觸及的地方。 在下文中，我們將探討進階視覺化技術—像是熱圖、基於層次的分析以及實體到電氣的映射—如何協助IC團隊發現、理解並修復設計中這些隱藏的敵人。無論您是現有的Calibre xACT或Calibre xRC使用者，尋求提升您的除錯能力，或者您正在研究下一代工作流程，現在是時候擺脫憑藉經驗的猜測，為您的矽晶片帶來清晰的洞察。 隱藏的寄生效應：現代晶片中的無聲破壞者 寄生效應並非源於您在電路圖上設計的內容，而是來自於設計如何被佈局和製造。金屬層的繞線、堆疊，甚至彼此間的鄰近性，都會在您的晶片中產生不必要的電阻、電容和電感。隨著設計縮小且複雜度提高—特別是在高速、高密度和3D結構中—這些寄生效應會呈現指數級增長。 為什麼這點很重要？在5奈米製程節點，

每一位積體電路設計者對於設計規則檢查都抱著又愛又恨的情感。一方面，它是確保佈局可被製造的功臣。另一方面，它卻像一個守門人，能在截止期限前幾個小時，拋出數千個錯誤標記讓投片作業停滯不前。 DRC的核心是驗證IC佈局是否符合晶圓廠定義的製造限制。這些「設計規則」管轄著各種幾何關係，像是最小金屬間距、導通孔的包覆、多晶矽對擴散區的重疊，以及無數其他的幾何關係，以確保晶片能夠在矽晶圓上實際製造出來，而不會造成災難性的良率損失。 在更廣泛的晶片設計流程中，DRC穩居於簽核階段的核心位置——但它的影響力早已延伸至更早的階段。聰明的團隊現在將DRC「左移」到早期設計階段，以避免後期的昂貴驚喜——我們稱這種方法為左移驗證。無論您是經驗豐富的佈局工程師，還是剛開始接觸IC設計的電子設計自動化學生，了解DRC都是至關重要的。   設計規則檢查的簡史 在IC設計的早期（1970 年代和 1980 年代），設計規則相對簡單。晶圓廠定義了一套限制條件，例如金屬間距至少需達2微米，或者多晶矽必須與擴散區重疊0.5微米。設計者人工手動檢查這些規則——或者使用會標示明顯違規的基

重複執行佈局與電路圖（LVS）比對，可能嚴重延誤專案時程。佈局中大量短路網路是導致連接錯誤的主要原因，並構成多數 LVS 違規。當需處理數千個此類問題時，除錯變得耗時且人力密集，工程師常需在多個環境間切換進行除錯與重跑 LVS，不僅中斷工作流程，也增加驗證週期。 本文說明 Calibre RVE ISI Flow 搭配 Calibre nmLVS Recon 與 Calibre RVE 結果檢視器整合後，如何大幅提升 LVS 除錯效率。此組合能更快速、高效地隔離並解決短路網路問題，最終提升設計品質並縮短上市時間。 理解 LVS 短路隔離的挑戰 短路網路日益複雜 單一短路網路可能包含多條路徑，準確定位其位置具有挑戰性。在如 5 奈米等先進製程節點中，設計可能含超過 15,000 個短路，人工檢查與除錯變得不切實際。 人工檢查的限制 傳統 LVS 除錯常需在不同環境中切換：以圖形介面（GUI）進行短路除錯，再透過命令列執行 LVS。此種切換效率低且易出錯。對含數十億元件的大型設計而言，以人工檢查短路既耗時又易錯。圖一顯示傳統 LVS 除錯流程中需在 

By Nada Tarek 隨著積體電路（IC）設計不斷突破技術極限，設計的複雜度也快速攀升。從微機電系統（MEMS）到 3D IC，這些先進的設計往往包含非傳統的曲線形狀——也就是不遵循典型直線或「曼哈頓式」幾何結構的設計。不過，儘管這些曲線形狀在功能與效能上帶來了顯著提升，也同時為 IC 可靠性中至關重要的領域帶來挑戰：電阻萃取。 曲線形狀在 IC 設計中的興起 隨著物聯網（IoT）應用、影像感測器、光子學及 MEMS 的快速發展，IC 設計變得前所未有地精密。為了達到更高的整合密度與效能，工程師越來越常採用非曼哈頓式走線，特別是在 3D IC 中。曲線形狀在這方面尤其有價值，能在有限空間內提供更大的設計彈性與功能性。 以影像感測器為例，這類裝置廣泛應用於智慧型手機與高階相機中，常使用大面積的曲線多邊形來捕捉更多光線，進而產生高解析度且低雜訊的影像。類似地，MEMS 裝置也常利用非常規幾何結構，以滿足機械、光學甚至生醫應用的特定需求。 然而，這些創新設計同時也帶來了不小的挑戰，特別是在「如何精確地萃取電阻」這個確保電路可靠性的關鍵步驟上。 為

作者： Lee Wang 半導體產業正經歷從傳統的 2D 積體電路（IC）設計到更先進的 2.5D 與 3D 積體電路（3DIC）的轉型。推動這項轉型的驅動力，來自於突破摩爾定律限制，實現更高效能、效率與功能的需求。然而，技術的演進也帶來全新難題，特別是在熱管理方面。為因應這項難題，Calibre 3DThermal 應運而生，這套解決方案專為 3DIC 熱分析打造，它將重新定義我們處理熱效應的方式。 從 2D 到 3D 積體電路的演進 在傳統的 2D IC 設計中，所有元件都建構在單一晶粒（die）上，其擴充與效能的提升長期以來都遵循著摩爾定律。不過，隨著半導體技術的進步，設計重心已逐漸轉向 2.5D 與 3DIC 架構。這類架構透過垂直堆疊多顆小晶片（chiplet）或晶粒，不僅能整合更多功能，也能同步提升效能並降低功耗。 相較於 2DIC，2.5D 與 3DIC 設計具備更為多元的連接方式，例如矽穿孔（TSV）、凸塊接線（bump connections）與直接接合（direct bonding）等。這些設計複雜性也帶來更多需納入考量的因素

作者：Neel Natekar 對從事積體電路（IC）可靠度工作的工程師而言，最大的挑戰在於如何確保靜電放電（ESD）防護具備足夠強度的同時，又不對防護電路進行過度設計。過度設計不僅會增加晶片面積，還會降低高速與射頻（RF）電路的效能。對此，Siemens EDA 提出一項創新解決方案，結合 Calibre PERC 的可靠度驗證與 AI 加速的 Solido Simulation Suite，透過具備情境感知能力的 SPICE 模擬，協助工程師達到最佳化的 ESD 防護。本文將探討這個創新方法如何幫助工程師在防護與效能之間取得理想平衡。 了解挑戰：IC 設計中的 ESD 防護 ESD 對現代 IC 的可靠度構成重大威脅，特別是在設計特徵尺寸不斷縮小、整體設計複雜度日益升高的情況下。對於致力於達成嚴格 PPA（功耗、效能與面積）目標，同時又必須確保不犧牲可靠度的 IC 設計工程師而言，選擇合適的 ESD 設計策略至關重要。要做到這一點，工程師們必須清楚掌握可用的 ESD 設計邊界，同時避免對 ESD 防護電路出現設計不足或過度設計的情況。 傳統的