你是否也曾在先進製程節點的設計中，為了滿足複雜的填充密度規則而焦頭爛額？隨著 IC 設計進入 FinFET 時代，填充不再只是在空白區域塞入虛擬多邊形那麼簡單。層平坦度、製造應力、蝕刻與微影變異性、多重圖案合規性，每一項都對填充提出了前所未有的嚴格要求。設計中動輒需要數十億個填充形狀，傳統的填充方法不僅產生龐大的資料庫，更拖慢了整個設計流程。 Calibre YieldEnhancer 佈局修改平台正是為了解決這些挑戰而生。作為 Calibre 平台的一部分，它提供多種自動化解決方案，讓設計師能夠在確保 DRC 合規的前提下，最大化利用設計空間、提升良率與設計穩健性。其中，SmartFill 是整個平台的核心亮點，以下是它帶來的關鍵優勢： 分析驅動的智慧填充：SmartFill 結合進階密度分析與多種填充方案，自動評估填充約束並確定最佳填充圖案和形狀，單次執行即可產生簽核級別的結果，無需反覆迭代。 FinFET 與多重圖案感知：自動維持 FinFET 電晶體所需的間距和均勻性，並啟用色彩感知填充，確保多重圖案佈局在填充後仍然符合規則。...

面對 2.5D／3D 異質封裝的高度複雜性，IC 封裝設計工程師每天都在和針腳數爆炸、平面規劃耗時、SI/PI 問題難以在早期驗證等挑戰纏鬥。針腳數動輒百萬起跳的小晶片設計，光是元件建構就要消耗大量時間；而跨基板的訊號完整性問題，往往到流程後段才被發現，代價高昂。 Siemens EDA 針對次世代先進封裝設計發布 Xpedition IC Packaging VX.2.10 Update #1，本文整理此技術文件的三大功能群組，說明這次更新如何協助封裝設計工程師在原型製作、系統級 SI/PI 預測分析，以及平面規劃最佳化三個核心環節大幅提升效率。 1. 超高針腳數元件建構：百萬針腳、30 秒完成 現代先進封裝動輒面對百萬針腳規模，傳統手動分區與標記流程已成為啟動佈線前最大的時間殺手。 xSI 自動針腳區域上色：在元件建立過程中自動為針腳區域上色，並套用使用者自訂的區域用途識別標記，含 4,000 個已上色且標記區域的百萬針腳晶片，建構時間不超過 30 秒 快速原型製作與規劃：近乎即時完成元件初始配置，工程師可大幅縮短從元件建構到啟動佈線所需的準

在汽車電子設計領域，你是否也曾面對這樣的困境：ISO 26262 合規性要求龐大的工程資源投入，功能安全活動吃掉了將近一半的專案開發週期，卻仍難以保證首次流片成功？根據 2024 年 Siemens Wilson 研究調查，功能安全活動平均佔整體開發週期的 42%，而首次流片成功率更從 2022 年到 2024 年下滑了近十個百分點。 傳統的驗證方式在面對日益複雜的汽車半導體設計時已力不從心——系統性故障與隨機故障並存、跨時脈域問題頻發、故障活動執行耗時，加上 ISO 26262 對可追溯性與 sign -off 的嚴格要求，讓工程團隊承受巨大壓力。 Siemens Questa One 功能安全（FuSa）解決方案正是為解決這些挑戰而生。透過 AI 驅動的整合平台，將系統性故障消除、隨機故障降低與工具資格認定一次整合，提供更精簡、高效的 ISO 26262 合規路徑。 為什麼選擇 Questa One 功能安全解決方案？ AI 驅動的全整合端對端平台： Questa One FuSa 統一整個 IC 開發生命週期的安全工作流程，與 Polari

By John McMillan 現代的晶片佈局比以往任何時候都更加複雜，融合了各種自定義與第三方智慧財產權（IP）區塊。確保這些精密佈局的完整性與對稱性，對於元件效能、可靠性以及可製造性至關重要。傳統上，諸如 IP 檢查與對稱性驗證等驗證任務，主要依賴區塊設計師採用正確式設計 (correct-by-construction) 的技術，並在設計週期後期才透過人工目視檢查與 DRC 基本規則進行最終確認。然而，這種後期驗證的方法可能導致最終定案延遲，進而減緩產品上市速度，甚至更糟的是，導致元件可靠性不佳甚至失效。 為了應對這些挑戰，「左移」驗證方法（如圖 1 所示）將關鍵檢查提前至設計流程的早期階段。西門子的 Calibre Pattern Matching 技術讓 IC 設計師能夠驗證 IP 放置、確認對稱性，並進行互動式除錯——無需撰寫複雜的程式碼規則。這種前瞻性的方法能無縫整合至現有的設計流程中，減少設計迭代次數，並加速定案進程。 圖 1. 左移驗證流程圖，展示了 Calibre Pattern Matching 的功能，以及如何將其應用

By Wael ElManhawy & Samar Abd El-Hady 您是否曾感受到設計節點持續微縮，以及系統單晶片 (SoC) 設計日益複雜所帶來的壓力？您並不孤單。在這個步調快速的半導體世界中，縮短驗證執行時間並提升簽核信心至關重要。而 Verilog-to-LVS 轉換正位於這精密流程的核心，負責銜接您的 RTL 設計意圖與電晶體級佈局驗證。 此關鍵步驟若有任何差錯，都可能導致代價高昂的延誤、令人挫折的重工，甚至產出品質欠佳的晶片。這正是為何我們很興奮能分享此領域的一項重大突破：第二代 Calibre Verilog-to-LVS (V2LVS)。 V2LVS 的功能為何？ Calibre V2LVS 是 Calibre IC 驗證流程中的關鍵組件。您可以將其想像成一位極其聰明的翻譯官。它負責接收您的結構化 Verilog 網表（Netlist）——這些網表以高階形式描述了您的設計結構——並將其轉換為 SPICE 網表。接著，SPICE 網表會被提供給如 Calibre nmLVS 等工具進行精確的佈局驗證（LVS）檢查，或是交由 C

在日益數位化的世界中，電子系統的安全性和可靠性已不再是選項，而是核心要務。無論是現代汽車中的電路系統、維持生命的醫療設備，還是複雜的工業自動化系統，對於健全功能安全方法論的需求比以往更加迫切。 功能安全的多層次挑戰 邁向 ISO 26262 功能安全認證的過程並不簡單。工程師與組織必須應對系統性故障，源自設計與開發過程與隨機故障，發生在系統實際運作中。隨著產業必須跟上創新的步伐，挑戰與法規環境也隨之演變，包括人工智慧的導入、多晶粒與異質架構的趨勢，以及向軟體定義汽車的轉型。 傳統的驗證方法雖然在過去時代表現穩健，但往往已無法滿足當今高度複雜、互連且具備自動化系統的需求。近期的數據令人警惕，顯示僅有 14% 的矽晶開發專案能成功達成一次完成矽晶設計（ first-pass success ）。 同時，為了能按時且在預算內交付矽晶片所需勞動力缺口也正日益擴大。 總結來說：團隊需要更聰明、更快速且更整合的前端驗證方法，才能交付無錯誤、無缺陷且安全可靠的矽晶片。本篇文章接下來將介紹全新 Questa One 功能安全解決方案的關鍵面向，以及能協助您的

三個國家、多場客戶簡報與海報展示，傳達出一個明確的核心要點：隸屬於 Solido 模擬套件的西門子 Symphony，正致力於解決業界最艱巨的混合訊號驗證挑戰。 在我們全球舉辦的西門子 EDA 論壇與 CIC 論壇中，能親自見證客戶如何運用 Solido 客製化 IC 技術來解決不斷演進的驗證挑戰，是一件非常令人振奮的事。與客戶面對面交流具有其獨特價值，而過去幾個月的全球論壇，具體展現了 Symphony 發揮影響力的廣泛應用領域。 我對於客戶利用 Symphony 混合訊號技術所展現的創新方式印象特別深刻，他們藉此精準驗證跨類比/數位介面的設計功能、連通性與效能，並在各式 IC 應用中應對複雜的驗證挑戰。 請繼續閱讀以探索這些客戶成功案例！ Toppan（日本）：CMOS 影像感測器驗證速度提升 50% 這趟旅程的第一站：日本！在西門子 EDA 論壇上，於印刷、通訊、安全與包裝領域領先的整合解決方案供應商 Toppan ，展示了 Symphony 如何翻轉其複雜 CMOS 影像感測器 IC 的驗證工作流程。該設計整合了一個微控制器以及多個類比區

如果您曾看著您的模擬完美通過，卻在實驗室中看到您的矽晶片失效，您就能體會到看不見的設計問題所帶來的真正挫敗感。隨著晶片製造邁向最先進的製程節點—例如7奈米、5奈米及更小的節點—寄生效應，像是電阻、電容和電感，不再只是微不足道的附註。它們已成為效能與可靠性的主要障礙。而最危險的威脅往往隱藏在網表單獨無法觸及的地方。 在下文中，我們將探討進階視覺化技術—像是熱圖、基於層次的分析以及實體到電氣的映射—如何協助IC團隊發現、理解並修復設計中這些隱藏的敵人。無論您是現有的Calibre xACT或Calibre xRC使用者，尋求提升您的除錯能力，或者您正在研究下一代工作流程，現在是時候擺脫憑藉經驗的猜測，為您的矽晶片帶來清晰的洞察。 隱藏的寄生效應：現代晶片中的無聲破壞者 寄生效應並非源於您在電路圖上設計的內容，而是來自於設計如何被佈局和製造。金屬層的繞線、堆疊，甚至彼此間的鄰近性，都會在您的晶片中產生不必要的電阻、電容和電感。隨著設計縮小且複雜度提高—特別是在高速、高密度和3D結構中—這些寄生效應會呈現指數級增長。 為什麼這點很重要？在5奈米製程節點，

每一位積體電路設計者對於設計規則檢查都抱著又愛又恨的情感。一方面，它是確保佈局可被製造的功臣。另一方面，它卻像一個守門人，能在截止期限前幾個小時，拋出數千個錯誤標記讓投片作業停滯不前。 DRC的核心是驗證IC佈局是否符合晶圓廠定義的製造限制。這些「設計規則」管轄著各種幾何關係，像是最小金屬間距、導通孔的包覆、多晶矽對擴散區的重疊，以及無數其他的幾何關係，以確保晶片能夠在矽晶圓上實際製造出來，而不會造成災難性的良率損失。 在更廣泛的晶片設計流程中，DRC穩居於簽核階段的核心位置——但它的影響力早已延伸至更早的階段。聰明的團隊現在將DRC「左移」到早期設計階段，以避免後期的昂貴驚喜——我們稱這種方法為左移驗證。無論您是經驗豐富的佈局工程師，還是剛開始接觸IC設計的電子設計自動化學生，了解DRC都是至關重要的。 設計規則檢查的簡史 在IC設計的早期（1970 年代和 1980 年代），設計規則相對簡單。晶圓廠定義了一套限制條件，例如金屬間距至少需達2微米，或者多晶矽必須與擴散區重疊0.5微米。設計者人工手動檢查這些規則——或者使用會標示明顯違規的基