【白皮書】Innovator 3D IC 2504 Update 1：從金屬密度預測到 P&R 流程整合，先進封裝設計效率全面躍升

做 3D IC 或 Chiplet 設計的工程師，是否曾在封裝翹曲問題上吃過虧——直到試製後才發現金屬密度分布不均，回頭修改代價高昂？矽中介層要接 P&R 工具，LEF／DEF 匯出卻因接腳原點偏移而讓佈線工具跑出錯誤，一來一往耗掉大半天？

這類設計流程中的「隱性成本」，往往不是單一工具的問題，而是工具之間介面沒對齊、設計資訊沒流通。Siemens EDA 發布的《Innovator 3D IC 2504 Update 1》技術規格文件，介紹此版本新增與強化的功能，涵蓋金屬密度分析、虛擬晶粒平面規劃、P&R 流程整合，以及資料格式互通性的多項改善。

1. 金屬密度分析增強：滑動視窗平均計算，提前預測封裝翹曲風險

封裝翹曲的根源常常埋在設計階段，但傳統金屬密度檢視難以看出全域分布趨勢。此版本透過滑動視窗演算法，讓工程師在設計期間就能量化翹曲風險。

• 滑動視窗平均計算（-window 參數）：以可設定的格網步數對整個設計區域進行移動式平均，直觀呈現哪些區域金屬過多或過少，協助工程師決定補金屬或減金屬的位置，降低基板翹曲機率

• 邊界補償機制：當滑動視窗超出設計輪廓時，系統自動以整體平均密度補償邊界外區域，避免計算偏差影響判讀

• 漸層自訂色彩映射（-gradient 選項）：新增色彩內插顯示，在固定顏色之間自動生成漸層，讓 FOWLP、SoC＋HBM 等不均勻密度分布一目了然

  
  

2. 虛擬晶粒平面規劃：晶粒設計與巨集元件，階層式設計不再卡關

多晶粒整合設計中，如何讓個別 die 的平面規劃能被上層設計以階層方式引用，一直是流程痛點。

• 新增晶粒設計功能（addnewdiedesign）：可將平面規劃建立為基於平面規劃的虛擬晶粒模型（VDM），並以階層式方式實例化至另一個平面規劃中，支援多執行緒，針對大型晶粒具有顯著更高的效能

• LEF／DEF 匯入時產生介面：在匯入流程中即可選擇產生對應介面，減少手動建模的步驟

• 獨立圖示區分晶粒設計與標準平面規劃：設計層次一眼可辨，降低複雜多晶粒專案的操作失誤風險

  
  

3. 驅動 Aprisa 及 IC P&R 工具：矽中介層佈線流程完整打通

矽橋接器或矽中介層需要搭配晶圓廠 PDK 以 IC P&R 工具進行佈線，過去 LEF／DEF 匯出的原點設定常造成接腳位置偏移，讓佈線工具報錯。此版本針對整個匯出流程進行強化。

• 元件層級 IC P&R LEF／DEF／Verilog 匯出：提供含焊墊疊層定義的 LEF、以焊墊疊層實例作為接腳的 DEF，以及扁平結構 Verilog，完整支援 Aprisa 等 P&R 工具的匯入需求

• 左下角原點修正（-pincentershift 參數）：新增核取方塊與 TCL 參數，可強制採用 P&R 工具預期的左下角原點，消除接腳偏移問題

• 扁平結構 Verilog 匯出（-flatstructure 開關）：每個焊墊疊層對應一個模組宣告，確保 Verilog 與 DEF 中的接腳命名一致，避免因命名不符導致網表對應錯誤

  
  

4. 資料格式互通性強化：OASIS、SystemVerilog 與 Tessent 整合全面升級

跨工具資料交換的每個環節都是潛在的時間黑洞，此版本針對多個格式介面進行系統性強化。

• 超大型 OASIS 檔案匯入重新架構：採用低記憶體佔用的解析方式，大幅縮短超大型 OASIS 檔案的匯入時間，解決以往因檔案過大導致流程卡頓的問題

• 內部網路名稱匯出至 OASIS：可將內部網路名稱以文字形式輸出至指定 Layertype 與 Datatype，強化設計資訊在下游工具的可追溯性

• SystemVerilog 匯入支援（.v／.sv）：支援模組內巢狀模組定義與 assign 類型的匯流排結構，覆蓋標準 Verilog 無法處理的語法場景

• Tessent 多晶粒測試整合改善：.tmd 檔案產生功能強化，包含大型設計效能提升、電源／接地信號過濾器，以及電源／接地內部網路的獨立可見性控制

上述四大功能群組，讓工程師從設計前段的金屬密度預測、中段的階層式晶粒整合，到後段的 P&R 佈線與格式匯出，都能在 Innovator 3D IC 單一環境中完成，減少工具切換帶來的資料落差與返工成本。

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