【白皮書】Innovator3D IC 2604 全新版本：AI 賦能 × 早期驗證 × 工具整合，3D IC 異質整合設計效率全面升級

3D IC 與異質整合設計的複雜度持續攀升: 多晶片堆疊、中介層互連、凸塊電源分配、跨工具 LVS 驗證，每一關都是讓設計週期延長的隱形地雷。當你在路徑探索階段才發現網表有誤，或在接近 tapeout 時才透過 Calibre 回饋找到違規，代價往往是數週的重工時間。

Siemens EDA 發布的 Innovator3D IC 產品系列版本 2604，正是針對上述痛點提出的系統性強化。本文整理此版本在 AI 賦能設計、早期分析、網表驗證與工具整合四大面向的核心新功能，協助工程師快速評估升級效益。

1. AI 賦能設計：從規劃到電源，讓機器先跑一遍

3D IC 的早期規劃階段充滿人工反覆試錯，訊號路徑怎麼排、電源凸塊怎麼分配，往往憑經驗猜測。2604 版本引入 3 項 AI 功能，直接切入這些高耗時環節：

• AI Sketchplan 訊號路徑自動生成：利用 AI/ML 演算法，依均衡接腳叢集（balanced pin clustering）原則自動產生整潔規劃方案，取代手動拉線試誤，大幅壓縮早期規劃時間

• AI 電源與接地連線最佳化：指派連線時自動參考電源傳輸凸塊（power delivery bump）的供電容量與晶粒凸塊（die bump）的功耗負載值，確保電源供應充裕、凸塊不過載

• AI Agent CoPilot：以完整 Innovator3D IC 文件集訓練，工程師可用自然語言提問「如何進行……」，即時取得操作指引，降低學習曲線

2. 早期預測分析：矽中介層電阻值，路徑探索階段就要看

中介層互連的電阻影響在矽基設計中不可忽視: 矽材料電阻率落在 10+ ohm × cm 範圍，若等到詳細實體設計階段才發現問題，修改成本極高。

• 矽基中介層電阻預測（需 300 tier 授權）：報告完整組裝互連的電阻值，涵蓋晶片重佈線層（RDL）至凸塊電阻，並自動與使用者自定義最大值比對；違規互連標示紅色，落在最大值 75% 範圍內的互連標示黃色，協助工程師在路徑探索與原型設計階段即做出關鍵決策

• 連線交叉壅塞（netline crossing congestion）視覺化與報告：報告連線總長度與交叉數量，支援訊號對訊號、訊號對電源、電源對電源篩選，協助識別壅塞區域並引導網路指派最佳化

3. 系統網表比對（SVS）：LVS 之前就找出接腳問題

傳統流程中，網表錯誤往往要等到詳細 LVS 或組裝階段才會浮現，屆時修改代價已相當高昂。

• 系統網表比對器（SVS，Schematic-Versus-Schematic）：可將當前設計連線表與先前版本或 Verilog 來源進行比對，並提供圖形化偵錯介面，快速定位缺失接腳（missing pins）、多餘接腳（superfluous pins）、接腳連接至錯誤網路等問題，在路徑探索階段即可預防後期 LVS 衍生的設計重工

• 全面性 IEEE 3Dblox 支援：通過全部 3 個抽象層級認證，可讀取、寫入、撰寫與編輯所有版本的 3Dblox 檔案，確保與業界生態系統的互通性；全球最大 OSAT 廠商 ASE 即採用此工具為其 VIPack 平台生成 3Dblox 檔案

4. Calibre 整合與良率分析：讓驗證結果留在設計環境裡

跨工具的驗證結果若無法直接在設計環境中查看，等於讓工程師在不同介面間來回切換，拉長每次錯誤修正的週期。

• 直接匯入 Calibre 驗證結果：可在封裝平面規劃視圖中直接標示 Calibre 違規位置，同時支援元件層（Device）與平面規劃層（Floorplan）兩個設計層級，縮短達成 tapeout 合規的週期時間

• 匯出至 Tessent Diagnosis：在既有 Tessent Multi Die 網表匯出的基礎上，進一步支援匯出至 Tessent Diagnosis，進行以診斷導向的良率分析（diagnosis-driven yield analysis），協助設計人員更早識別缺陷類型與位置

2604 版本將 AI 自動化規劃、早期中介層電阻預測、SVS 網表比對與 Calibre／Tessent 深度整合整合於同一平台，讓 3D IC 設計團隊在更早的階段掌握更多設計洞察，問題不等到 tapeout 前才爆發，設計品質從路徑探索就開始建立。

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